FPGA学习（第8节）-Verilog设计电路的时序要点及时序仿真

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一个电路能跑到多少M的时钟呢? 这和电路的设计有密切联系(组合逻辑的延时),我们知道电路器件都是由一定延迟的,所以信号的仿真很重要.如果延迟时间大于时钟,就会导致时序违例,出现逻辑错误. 项目要求300M怎么实现呢? 学习涉及如下: 建立时间保持时间: 电路延时时钟频率关键路径流水线设计来提高CLK 首先来看下D触发器一.D触发器时序分析上升沿前后对D有一定要求,称为上升时间和保持时间电路都是存在延时的: 时钟频率最高可达多少: 由系统的延时时间情况决定. 降低关键路径的延时时间,如…

我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合

在本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware Description Language) 中文名为硬件描述语言,而不是硬件设计语言.这个名称提醒我们是在描述硬件,即用代码画图. 在 Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分.笔者初学时经常为 always 语句的编写而苦恼,不知道使用哪种赋值语句,不了解两种赋值之间的区别.究其本质是对 always 语句的综合一知半解,常年使用软件思维编写代码所致. 现在…

第15.10节 PyQt（Python+Qt）入门学习：Qt Designer可视化设计界面组件与QWidget类相关的组件属性详解

PyQt学习有阵子了,对章节的骨架基本考虑好了,准备本节就写组件的属性的,结果一是日常工作繁忙,经常晚上还要加班,二是Qt的组件属性很多,只能逐一学习.研究和整理,花的时间有点长,不过终于将可视化设计界面组件与QWidget类相关的组件属性弄清楚了,写了个大章节,准备参与CSDN的推荐使用,加章节名不太好,因此在此使用章节序号独开一节引用具体博文.具体博文地址: PyQt(Python+Qt)入门学习:Qt Designer可视化设计界面组件与QWidget类相关的组件属性详解博客地址:htt…

如何学习FPGA？FPGA学习必备的基础知识

如何学习FPGA?FPGA学习必备的基础知识时间:2013-08-12 来源:eepw 作者: 关键字:FPGA 基础知识 FPGA已成为现今的技术热点之一,无论学生还是工程师都希望跨进FPGA的大门.网络上各种开发板.培训班更是多如牛毛,仿佛在告诉你不懂FPGA你就OUT啦.那么我们要玩转FPGA必须具备哪些基础知识呢?下面我们慢慢道来. (一) 要了解什么是FPGA 既然要玩转FPGA,那我们首先最重要的当然是要了解什么FPGA.FPGA(Field-Programmabl…

FPGA学习笔记（二）——FPGA学习路线及开发流程

###### [该随笔部分内容转载自小梅哥] ######### 一.FPGA学习路线工具使用 -> 语法学习 -> 逻辑设计 -> IP使用 ->接口设计 -> 时序分析 -> 片上系统 1.工具使用 Altera:Quartus II Xlinx: Vivado 2.语法学习 Verilog HDL(FPGA设计的是电路) 3. 逻辑设计组合逻辑:多路选择器.加法器.译码器.乘法器 ······· 时序逻辑:计数器.分频器.移位寄存器.定时器 ···…

FPGA学习网站

1. OPENCORES.ORG这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到.进入后,选择project或者由 http//www.opencores.org/browse.cgi/by_category进入.对于想了解这个行业动态人可以看看它的投票调查.http://www.opencores.org/polls.cgi/listOpenCores is a loose collection of people who are interested in develop…

FPGA学习的一些误区

转载自网络,作者不详. 我常年担任多个有关FPGA学习研讨的QQ群管理员,长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题.作为管理员经常要给这些菜鸟们普及基础知识,但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FPGA,总是急于求成.再加上国内大量有关FPGA的垃圾教材的误导,所以很多菜鸟始终无法入门.为什么大量的人会觉得FPGA难学?作为著名FPGA提供商Altera授权的金牌培训师,本管理员决心开贴来详细讲一下菜鸟觉得FPGA难学的几大原因. 1.不熟悉FP…