Power Gating的设计(模块二)

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Power Gating的设计(模块二)

针对lower power的验证,由cpf/upf来建模,包括: 1)power gating的功能模型(在power gate之后将output force为x) 2)isolation功能模型: 3)save和restore的功能模型: 4)power gating/retention/reset的sequence功能模型: Power Gating对DFT设计的要求: 1)test power switching network的行为正确: 2)test shutdown,isolatio…

Power Gating的设计(模块)

Switching Fabric的设计: 三种架构:P沟道的switch vdd(header switch),N沟道的switch vss(footer switch),两个switch. 但是如果加入两个switch,与门电路结合,可能会产生较大的IR-drop,增大delay,所以这种方式很少用. P沟道的switch vdd,广泛应用在volatge scaling设计中. N沟道的switch vss,很少用,有switch的电路,一般都需要level shifter. 但是一般lev…

Power Gating的设计(概述)

Leakage power随着CMOS电路工艺进程,功耗越来越大. Power Domain的开关一般通过硬件中的timer和系统层次的功耗管理软件来进行控制,需要在一下几方面做trade-off: 1)可能节省的leakage power, 2)entry和exit的power和time消耗, 3)Power sleep和active的频率, power gating可以完全关掉dynamic的power消耗,但是leakage只会减少,不会消失,因为power gating技术仍需要加入一些…

Power Gating的设计(架构)

switching network的层次: 一般选择flatted的形式,hierarchy的结构对voltage drop和performance delay有影响. Power network的结构: external的power rail switch,可以最大限度的减少leakage的消耗,而且对片内设计无影响,对板级要求很高. power恢复的过程会比较长,而且in-rush的current也会比较大. 一般会有几个rail有External来提供: 1)IO Power 2)Alwa…

Multi-voltage和power gating的实现

power domain:一个逻辑的集合体,包含power supply的一些信息.建立在FE. voltage area:chip上的一块物理区域.可以看作power domain的物理实现. Level shift,isolate cell,retention register的插入,越早越好,这样他们对timing和physical design的影响,能更早的可见,CTS和DFT应该是对power已知的. Power Intent描述设计中的power domain,level shi…

lower power的IP设计

在IP的实现过程中,考虑lower power部分进行设计: 1)Partition the design来满足lower power的一些strategies,尤其是power gating和clock gating. 2)为power gating增加额外的逻辑. 3)设计clock和reset的strategy来配合lower power设计. lower power memory可能需要好多mode:normal operating mode,retention mode,power o…