Timing path:从register clock/input port开始,经过一些combinational logic,终止在register data/output port. PT以path grouping为单位来分析和报告timing. DC,每个path group可以指定一个weight,来尽力做design optimizaiton,但是这个weight在PT中并没有用. 每个create clock命令都会生成一个对应的path group. PT中还有自己的defau…

standard cell timing model 主要包括两方面的信息: Cell Delay  calculation Output Transition  calculation 首先,cell delay 和 cell output transition这两者都是根据 input trans 和 output load 计算出来的: 具体应该是 input pin transition 和 output net total cap 来计算: 这里的 input transition 就…

三部分:表头/launch path /capture path 1.表头 1) 工具版本信息:如示例中的18.10-p001,对某个具体项目timing signoff 工具的版本最好保证一致: 操作系统信息:这一项无关紧要. 生产日期:这一项还是有看一下的必要,避免低级错误,哼哧哼哧debug 了半天,结果report 看错了的事情是时有发生的. 设计:确定是你的设计. 命令:确定report 的时候都加了哪些option, 因为极有可能原始脚本不是你自己写的. 2) Timing path…

Prime Time中的clock分析包括: 1)Multiple clocks,clock from port/pin,virtual clock. 2)Clock network delay and skew,clock latency----delay of the clock network relative to the source. clock skew-----variation of arrival time of clock at destination point. 3)G…

三.门级电路低功耗设计优化 (1)门级电路的功耗优化综述 门级电路的功耗优化(Gate Level Power Optimization,简称GLPO)是从已经映射的门级网表开始,对设计进行功耗的优化以满足功耗的约束,同时设计保持其性能,即满足设计规则和时序的要求.功耗优化前的设计是已经映射到工艺库的电路,如下图所示: 门级电路的功耗优化包括了设计总功耗,动态功耗以及漏电功耗的优化.对设计做优化时,优化的优先次序如下: 由此我们可以找到, 优化时,所产生的电路首先要满足设计规则的要求,然后满足延…

针对 IN2REG 的 timing group,其 timing 模型是假设 input pin 外面有一个虚拟的reg(如图中的 reg1),这个虚拟reg的 clock 是 virtual clock (sdc 中创建的),然后就可以套用 reg2reg 的模型来分析了. 但是这样有个问题,tool 无法计算 virtual clock 的latency(即图中的T4),需要根据real clock 的latency T5 来手动计算,而且不同 corner 下的 latency 都不一样…

在 sta 分析时,经常会碰到 clock gating cell (一般是 ICG cell 或者 latch)引起的 violation,这种 violation 很常见,而且往往很难修. 为什么 gating cell 容易出问题?出了 violation 又该如何解呢? 首先,gating cell 容易出问题是因为其一般出现在 clock path 的中间,而且往往比较靠近 clock source,其latency 较小,当 tool 去check gating cell 的timi…

STA分析前的环境设置,包括:setup clocks,specifying IO characteristics 1)定义一个master clock:create_clock -name .. -period .. -waveform .. [get_ports .. ] 推荐clock的name与pin的名字相同,period的单位一般是ns,waveform的第一个参数表示上升沿的发生时间.默认是{0, period/2}. 关于clock_transition的定义,如果clock定义…

timing check可以分为Dynamic Timing Analysis(Post_sim)和Static Timing Analysis STA:可以分析的很全面:仿真速度也很快:可以分析控制到Noise,Crosstalk,On Chip Variations: DTA:只能分析到一部分timing path,而且仿真速度很慢,Noise,Crosstalk是不可控的. STA的分析基础是SDC,DTA的分析基础是vectors和Vendor的model,后端出来的SDF文件. 时序检…

FPGA静态时序分析基础 基本概念 Skew: 时钟偏移 Skew表示时钟到达不同触发器的延时差别,Tskew = 时钟到达2号触发器的时刻 - 时钟到达1号触发器的时刻. Jitter: 时钟抖动 Jitter表示时钟沿到来时刻与标准时刻的差别或者时钟占空比的变化. Setup time: 建立时间 Setup time表示数据要在时钟沿到来之前保持稳定的最短时间. Hold time: 保持时间 Hold time表示数据要在时钟沿过去之后保持稳定的最短时间. timing path:时序路…

1. Boundary Scan A:Boundary scan 顾名思义,是附加在芯片I/O 周边的扫描测试链,它通过专门的测试端口(TAP)访问.在测试模式下,边界扫描链会接管功能逻辑,对I/O进行灵活访问.边界扫描链的结构,测试端口,以及其控制器(TAP Controller),被IEEE定为标准协议(IEEE  1149),  也称做JTAG.   边界扫描链最早应用于印刷电路板上芯片间的互联测试, 后来也广泛应用于生产测试中对芯片管脚的测试. MBIST Memory内建自测试: A:…

时序分析=动态时序分析+静态时序分析 动态时序分析简单讲就是gate-level simulation,仿真对象是netlist+sdf,通过SDF反标,得到gate跟net的delay,通过输入大量的激励来验证电路的功能.动态时序分析通常覆盖以下几方面:典型应用场景的功能验证.频率的动态切换.跨时钟域信号是否正确同步.PMU上电及断电的顺序是否正确并满足相应的时序要求.multi-cycle等特别逻辑的功能是否正确.但动态时序分析不是『完备』的分析方法,如果要得到100%的仿真覆盖率基本是天方…

要做好floorplan需要掌握哪些知识跟技能? 首先熟悉data flow对摆floorplan 有好处,对于减少chip的congestion 是有帮助的,但是也不是必需的,尤其是EDA工具快速发展的当今,比如Innovus 最新的MP特性,可以自动对cell和macro 一起做place,结果相当不错,省了很多事情. 其次,需要了解 design的 power mesh,工艺的DRC rule ,IP 的base layer的spacing rule,memory能否abut ,IP ch…

Floorplan: 要做好floorplan需要掌握哪些知识跟技能? 通常,遇到floorplan问题,大致的debug步骤跟方法有哪些? 如何衡量floorplan的QA? Floorplan是后端实现的起始步骤,是P&R的先决条件,通常Trial Run的目的也是为了把FP固定.因此,在做FP的时需要从以下几个方面准备,第一方面收集Physical“规则”,这其中包括Design Rule,Package Rule,IP Guide,IO Guides等等,只有优先知道了限制条件,在限制条…

Floorplan: 要做好floorplan需要掌握哪些知识跟技能? 通常,遇到floorplan问题,大致的debug步骤跟方法有哪些? 如何衡量floorplan的QA? Floorplan是后端实现的根本,对后续流程的影响最大,因此必须综合考量.SoC顶层的Floorplan涉及面广而杂,以此做说明较有通用性.至于模块级或IP级,可以在SoC级的基础上删减一些. 以下罗列各方面的因素: 芯片的形状和尺寸.评价芯片三大指标PPA里的A(Area)最终体现在了这里.在工艺参数一定的条件下,A…

人类从漫长的蒙昧中觉醒之后,不再依靠着奇装异服的巫师通灵来指导生活,巫师进化成了科学家,他们试图对周遭的一切进行概括.分类.抽象,于是有了化学.物理.数学等基科.比如一粒沙,它的化学组成是什么,物理特性是什么,可抽象成什么样的数学公式. 用沙子做成的芯片亦如此,从设计实现到生产制造,每一步的背后都是化学.物理.数学.这些对一线工人硅农而言太过深奥,即使大部分的他们在人生曾有的高光时刻可以倒背元素周期表,可以随手写出力.电.热的公式,可以徒手开根号.抛开这些高深的基础理论,仍有如山一样的『知识技能…

为什么要引入AOCV 为了精确性,为了剔除悲观度.用set_timing_derate来设置OCV,对于一个固定的corner,只能对data/clock, cell/net, late/early分别设不同的值,由下图可知,这个值是个trade off的结果,在保证yield的前提下,尽量不那么悲观,但由于其『固定天性』,这个值既不能cover最悲观的部分,而对另一部分又过于悲观. 什么是AOCV AOCV是一种用伪统计(pseudo-statistical )来模拟variation的方法,…

S CRPR  clock reconvergence pessimism removal C CPPR  clock path pessimism removal 剔除公共clock path上的悲观度. 看图说话,上图是最常见最基本的一条timing path: 有launch clock path, data path 跟 capture clock path; 大多数电路中的大多数timing path 的launch clock 跟 capture clock 都从同一个时钟源头来,经…

前期接口设计用的是Vivado18.3+Modelsim10.6,逻辑综合及版图生成的环境是Ubuntu16,逻辑综合用的工具Design Compiler,生成版图用的工具是Encounter. 下面是关于我做的CameraLink接口的ASIC逻辑综合和版图设计流程,重点介绍了逻辑综合过程: (1)CameraLink接口实现 (2)功能仿真 (3)逻辑综合 (4)布局布线及版图生成 (5)后仿真 1.CameraLink接口实现 1.1.接口设计 Camera Link接口标准是数字相机和…

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:…

静态时序分析(static timing analysis,STA)会检测所有可能的路径来查找设计中是否存在时序违规(timing violation).但STA只会去分析合适的时序,而不去管逻辑操作的正确性. 其实每一个设计的目的都相同,使用Design Compiler和IC Compile来得到最快的速度,最小的面积和最少的耗能.根据设计者提供的约束,这些工具会在面积,速度和耗能上做出权衡. 更深层的来看,STA一直都寻找一个问题的答案 : 在所有条件下,当时钟沿到达时,数据会正确地在每个…

在ASIC设计中,有两种HDL construct来描述delay信息: 1)Distributed delays:通过specify event经过gates和nets的time,来描述delay; 对于net和gate都有三种delay信息: 1)rise delay   2)fall delay    3)transition to high-impedance value 只有一种delay时,所有change都使用这种delay,两个delay值时,才分为rise/fall 每一种de…

彩色阴极射线管的剖面图: 1. 电子QIANG Three Electron guns (for red, green, and blue phosphor dots)2. 电子束 Electron beams3. 聚焦线圈 Focusing coils4. 偏向线圈 Deflection coils5. 阳极接点 Anode connection6. Mask for separating beams for red, green, and blue part of displayed ima…

转自:http://www.cnblogs.com/shangdawei/p/4760933.html 彩色阴极射线管的剖面图: 1. 电子QIANG Three Electron guns (for red, green, and blue phosphor dots)2. 电子束 Electron beams3. 聚焦线圈 Focusing coils4. 偏向线圈 Deflection coils5. 阳极接点 Anode connection6. Mask for separating…

This document provides you with interesting background information about the technology that underpins XJTAG. You do not need to know any of this however to be able to use the XJTAG development system as XJTAG tests are developed in a high-level prog…

Timing delays in a double data rate (DDR) dynamic random access memory (DRAM) controller (114, 116) are trained. A left edge of passing receive enable delay values is determined (530). A final value of a receive data strobe delay value and a final va…

之前去地平线面试的时候被问到了multicycle path的一点问题,其实这个问题我应该知道,看过<Constraining Designs for Synthesis and Timing  Analysis A Practical Guide to Synopsys Design Constraints (SDC)>,但当时回答的不好. 0. 多周期路径 一般情况下数据在任意时钟沿发射,在下一个时钟沿被捕获,但是有时设计者需要延迟几个时钟周期data才被捕获,这就是多周期路径. 默认的建…

​本文转自:自己的微信公众号<集成电路设计及EDA教程> <PT教程 - 应用系列 - ECO修复Timing(理论+实践+脚本分享)> 这篇推文讲一下数字IC设计中的post mask ECO和premask ECO,并讲解一下在ICC中Apply ECO的流程. 理论: 前面介绍了在ICC中Apply ECO的方法与流程,但是ICC并非Timing Signoff的一个工具,在ICC中做完布局布线之后,需要到PT中做STA,在Formaliry中做形式验证等等,如果存在违反需要…

小结: 1. Background is the root of any Context tree; it is never canceled: 2.     https://blog.golang.org/context Sameer Ajmani29 July 2014 Introduction In Go servers, each incoming request is handled in its own goroutine. Request handlers often start…

Path模块 NodeJs提供的Path模块,使得我们可以对文件路径进行简单的操作. API var path = require('path'); var path_str = '\\Users\\Administrator\\Desktop\\event.js'; console.log('文件名带后缀:',path.basename(path_str)); console.log('文件名不带后缀:',path.basename(path_str, '.html')); console.l…