//第一个CS变低的时候要sclk为高电平,第一个跳变沿进行赋值 module spi(input clk,input rst_n,output reg sclk,output reg cs,output reg sdin);reg [2:0]cnt;reg [5:0]state;reg[1:0]s;reg[7:0] sanjiao_out; reg[7:0] num; always@(negedge cs or negedge rst_n) begin if(!rst_n) begin num…