在 sta 分析时,经常会碰到 clock gating cell (一般是 ICG cell 或者 latch)引起的 violation,这种 violation 很常见,而且往往很难修. 为什么 gating cell 容易出问题?出了 violation 又该如何解呢? 首先,gating cell 容易出问题是因为其一般出现在 clock path 的中间,而且往往比较靠近 clock source,其latency 较小,当 tool 去check gating cell 的timi…

一个gating的clock是指:clock network除了包含inverter和buffer外,还有其他logic. PrimeTime会自动的对gating input进行setup和hold violation的检查,来防止clock不被interrupt和clipped (在该情况下,combinational gates,一个signal是clock并且通过该gate进行propagation,另一个signal是不是clock) 命令set_clock_gating_check可…

①时钟的偏移(skew):时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜.时钟的偏移如下图所示: 此外,时钟skew与时钟频率并没有直接关系,skew与时钟线的长度及被时钟线驱动的时序单元的负载电容.个数有关. ②时钟抖动(jitter):相对于理想时钟沿实际时钟存在不随时间积累的.时而超前.时而滞后的偏移称为时钟抖动,简称抖动,如下图所示:…

要做好floorplan需要掌握哪些知识跟技能? 首先熟悉data flow对摆floorplan 有好处,对于减少chip的congestion 是有帮助的,但是也不是必需的,尤其是EDA工具快速发展的当今,比如Innovus 最新的MP特性,可以自动对cell和macro 一起做place,结果相当不错,省了很多事情. 其次,需要了解 design的 power mesh,工艺的DRC rule ,IP 的base layer的spacing rule,memory能否abut ,IP ch…

PrimeTime会自动track clock tree中的inverter和buffer,从而得到每个register的clock sense. 如果clock tree中,只有buffer和inverter,到达register clock的clock signal可以表示为"unate". positive unate:rising edge的clock source引起register clock pin的rising edge. negative unate:rising e…

USART簡介與特性 NRZ標準資料格式(Mark/Space) 半雙工/全雙工 Synchronous 同步傳輸 CLOCK SKEW Asynchronous 非同步傳輸 半/全雙工.同步/非同步 & Serial bus 示意圖 RS232 介面標準 RS-232電器與機械特性 RS-232訊號傳輸 STM32 USART介紹與特性 USART Block Diagram USART data frame & M bit 10種中斷 3個傳輸檢測標誌 Tx傳送器 資料的傳送 傳送器的…

一.host相关 1.struct mmc_host struct mmc_host是mmc core由host controller抽象出来的结构体,用于代表一个mmc host控制器. 数据结构如下: struct mmc_host { struct device *parent; // 对应的host controller的device struct device class_dev; // mmc_host的device结构体,会挂在class/mmc_host下 int index;…

http://blog.csdn.net/wdsfup/article/details/52302142 http://www.manew.com/blog-166674-12962.html Gentoo LinuxGentoo内核(gentoo-sources)特有的选项 Gentoo Linux supportCONFIG_GENTOO_LINUX 选"Y"后,将会自动选中那些在Gentoo环境中必须开启的内核选项,以避免用户遗漏某些必要的选项,减轻一些用户配置内核的难度.建议选…

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如Coding 时需要考虑什么样的代码风格会使gating 的效率更高:综合时需要特别设置要插入的gating 类型,每个gating 的fanout 范围,是否可以跨层次,是否需要做physical aware 的gating:DFT 时需要确定clock gating 的TE pin 如何连接以保证在DFT 模式clock 可控:P&R 时需要考虑gating 的位置是否合理,是否由于物理上相互拉扯做gating 复制,是否需要人工约束某些关键gating 的位置,CTS 是否需要对gati…