转自:http://comm.chinaaet.com/adi/blogdetail/37555.html 首先,一定要理解清楚FIFO的应用场景,这个会直接关系到FIFO深度的计算,如果是面试官抛出的问题,那么有不清楚的地方,就应该进行询问.如果是笔试或者工程中需要计算FIFO深度的话,那么就需要自己考虑清楚. 其次,异步FIFO,读写时钟不同频,那么FIFO主要用于数据缓存,我们选择的FIFO深度应该能够保证在最极端的情况下,仍然不会溢出.因此考虑的前提一般都是写时钟频率大于读时钟频率,但是…

欢迎访问电子工程师学堂,以便了解更多内容:http://www.eeschool.org 一.本实验基于iCore2 完成,通过简单改动,即可用在 iCore 核心板.iBoard 电子学堂上. iCore2 核心板介绍:http://item.taobao.com/item.htm?&id=20889895095 iCore 核心板介绍:http://item.taobao.com/item.htm?&id=14883098933 iBoard 电子学堂介绍:http://item.ta…

本文设计思想采用明德扬至简设计法.在使用FPGA设计系统时,常需要利用FIFO进行数据缓存保证数据不丢失,因此计算FIFO深度是至关重要的.FIFO的深度主要取决于“最恶劣”的情况,以下对于两种最常见的场合进行分析. 1.已知读写两侧带宽及最恶劣情况,求FIFO深度 如:对于异步FIFO,写时钟100MHZ,读时钟80MHZ.读写位宽均为16bit.已知每100个写周期最多写入960bit数据,读侧每时钟读取一个数据.问:FIFO深度至少为多少? 分析:典型的“背靠背”情况,此时最恶劣的情况是第…

1.寄存器与锁存器 锁存器:电平触发的存储单元,在有效电平时间里可以多次改变数据. 优点:    占触发器资源少,缺点是容易产生毛刺.(附上去毛刺的方法:格雷码计数器(*https://blog.csdn.net/qp314/article/details/5147695*)代替二进制码计数器,或者用D触发器同步.)  在FPGA中用的很少,因为FPGA中触发器的资源非常丰富.  寄存器:边沿触发的存储单元,在上升或下降沿数据变化,一个周期里只能变化一次.(寄存器是有DFF(D触发器)构成的,它…

[新产品发布][iCore2 ARM / FPGA 双核心板] [iCore系列核心板视频教程]之 SDRAM 读写实验[iCore双核心组合是开发板例程][uCGUI 例程及代码包下载][iCore双核心组合是开发板例程][12个 verilog 中级实验例程发布][iCore.iCore2 双核心板]EPCS 实验(SPI Flash)(基于Verilog语言)[iCore2双核心板视频教程] AD模块(iM_AD_GP和iM_AD_SYNC)介绍及数据采集实验一 [iCore2双核心板视频…

FPGA Asynchronous FIFO设计思路(2) 首先讨论格雷码的编码方式: 先看4bit的格雷码,当MSB为0时,正向计数,当MSB为1时,即指针已经走过一遍了,最高位翻转,此时的格雷码是反向计数,这其中整套数据以最大值(深度)为对称中心,每一个数均符合格雷码的要求,即下一个状态比上一个状态只有1bit的变化. 3bit的格雷码,在最高位反向后,即指针达到了FIFO最后一个地址,低位开始重新计数,此时存在一个问题是,在最高位跳转的地方,有两bite的数据发生变化,违背了格雷码的规律.…

FPGA Asynchronous FIFO设计思路 将一个多位宽,且在不停变化的数据从一个时钟域传递到另一个时钟域是比较困难的. 同步FIFO的指针比较好确定,当FIFO counter达到上限值时候,FIFO为满,当FIFO counter为0时,FIFO为空. 异步FIFO有writer pointer 和 read pointer两个指针,writer pointer 总是指向下一个要被写入的位置,read pointer 总是指向下一个将被读出的数据.没有必要使用这样一种机制:接受端的…

FIFO设计中的深度计算: 写时钟频率 w_clk, 读时钟频率 r_clk, 写时钟周期里,每B个时钟周期会有A个数据写入FIFO: 读时钟周期里,每Y个时钟周期会有X个数据读出FIFO: 则,FIFO的最小深度是? 计算公式如下: fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk 举例说明: 如果100个写时钟周期可以写入80个数据,10个读时钟可以读出8个数据.令wclk＝rclk ,考虑背靠背(20个clk不发数据+…

计算FIFO深度是设计FIFO中常遇到的问题.常识告诉我们,当读速率慢于写速率时,FIFO便可被用作系统中的缓冲元件或队列.因此FIFO的大小基本上暗示了所需缓存数据的容量,该容量取决于读写数据的速率.据统计,系统的数据速率取决于系统的负载能力.因此为了保证FIFO的大小,我们需要考虑FIFO传输的最坏情况下.所谓最坏的情况就是使得写速率最大,读速率最小:通常是考虑突发传输. 一.异步FIFO最小深度计算原理 如果数据流连续不断则FIFO深度无论多少,只要读写时钟不同源同频则都会丢数:FIFO用…

此博客转自CSDN:http://blog.csdn.net/xx116213/article/details/50535682 这个博客只对自己理解CY7C68013的配置有一定的帮助,对于配置CY7C68013,使其与FPGA通信,还是官方给的文档AN61345以及附件代码更详细直观. 1 USB 概述 USB名称解释 USB是通用串行总线(Universal Serial Bus)的缩写.能过在计算机运行过程中随意地接入,并且立刻就能投入工作,那么这样的特性叫做即插即用PnP(Plug a…