在嵌入式开过程,会经常接触到一些缩写术语概念,这些概念在嵌入式行业中使用率非常高,下面我们就解释一下这些概念之间的关系和区别: 1.CPU(Central Processing Unit),是一台计算机的运算核心和控制核心.CPU由运算器.控制器和寄存器及实现它们之间联系的数据.控制及状态的总线构成.差不多所有的CPU的运作原理可分为四个阶段:提取(Fetch).解码(Decode).执行(Execute)和写回(Writeback). CPU从存储器或高速缓冲存储器中取出指令,放入指令寄存器,…

转自CPU,MPU,MCU,SOC,SOPC联系与差别 1.CPU(Central Processing Unit),是一台计算机的运算核心和控制核心.CPU由运算器.控制器和寄存器及实现它们之间联系的数据.控制及状态的总线构成.差不多所有的CPU的运作原理可分为四个阶段:提取(Fetch).解码(Decode).执行(Execute)和写回(Writeback). CPU从存储器或高      速 缓冲存储器中取出指令,放入指令寄存器,并对指令译码,并执行指令.所谓的计算机的可编程性主要是指对…

[推荐图书]+ 基于Nios II的嵌入式SoPC系统设计与Verilog开发实例+C#入门经典等 3赞 发表于 2016/7/4 21:14:12 阅读(1921) 评论(3) 初次接触FPGA,到现在也有四年多了,当时读大二,暑假在学校准备光电设计竞赛,指导老师让用单片机做,前期向我们推荐FPGA,希望我们有时间去学学FPGA,记得当时买了块黑金核心板,下载了特权同学的<深入浅出玩转FPGA>视频教程,买了特权同学写的<深入浅出玩转FPGA>和夏宇闻老师编写的<Veril…

下图是比较传统的系统设计开发板的设备图 由于元器件比较多,成本,复杂性和功耗都比较高,所以需要一种新的方案来降低成本和复杂性. ALTERAL  就提供了一种SOPC解决方案,将系统的I/O.CPU和DSP集成在了FPGA内部,降低了开发的成本. 对于FPGA内部,ALTERA集成 了一个可开发的32位RISC软核处理器NIOS II,其器件设计具有以下特点: NIOS II 处理器和所用的外设都是使用硬件描述语言编写: 可以布置在ALTERA全系列的FPGA上: 使用quartus II 进行…

课程目标:学习并掌握完整的SOPC开发流程. 开发环境:Quartus15.1 学习内容:1.使用QSYS工具建立能够运行流水灯项目的NIOS II处理器系统 2.在quartus ii中添加NIOS II 系统文件(完成SOPC系统搭建): 3.在nios II EDS中创建NIOS ii软件工程,实现流水灯代码: 4.在开发板上运行流水灯程序. 设计流程: 创建一个新的project 工程 新建一个GHRD.v顶层文件 打开QSYS 选择最新的NIOS II CPU 核 由于是第一次使用NI…

本次设计实验源码位于:http://download.csdn.net/detail/noticeable/9922865 实验目的:通过系统的搭建进一步了解FPGA的SOPC开发流程,并借此了姐pll IP核的应用以及用DE-SOC自带的SDRAM缓存输出数据,并为后面的工程实施提供基础. 实验现象:uart接口连接串口调试助手显示hellowold 实验步骤: 新建sopc_lesson1工程: 并新建一个sopc_lesson1.v文件 通过打开qsys工具,修改clk_0的默认时钟 添加…

转自小時不識月http://www.cnblogs.com/yuphone/archive/2010/08/27/docs_plan.html 新网址为:http://andrewz.cn [连载计划][大家一起学FPGA/SOPC] 说明 未完成的文档,没有链接. 感言 大量反馈表明:许多FPGA初学者,在学习进程中,刚开始大多是激情万丈,但是倘若是长期不得入门要领,有一些人便会逐渐丧失学习FPGA的兴趣和信心.这是为什么呢?究其原因,不外乎以下几点: 目前市面上FPGA开发板的销售厂商数量众…

Altera SOPC FrameBuffer系统设计教程 小梅哥编写,未经授权,严禁转载或用于任何商业用途 在嵌入式系统中,LCD屏作为最友好的人机交互方式,被大量的应用到了各个系统中.在基于ARM处理器的系统中,应用更是非常广泛.FPGA作为广义嵌入式系统的一员,自然也有很多时候需要来驱动显示屏显示一些内容,例如经常有需求要用FPGA来做液晶测试架,做显示器驱动测试卡.很多学习了FPGA的朋友都知道,FPGA驱动VGA显示器是比较轻松的,几乎每个板卡商提供的资料中都提供了有诸如显示彩条,显示…

SOPC开发常见问题及解决办法集锦 一.Symbol 'NULL' could not be resolved 近期在评估使用NIOS II处理器进行项目的开发,我使用的软件是Quartus II 13.0的版本,一路下来,在Qsys系统中搭建NIOS II片上系统,在Quartus II中建立工程文件等等过程,没有太多的问题,这里暂且不表.只是在NIOS II Software build tools for Eclipse中进行软件开发时,一个非常让人不解的问题就是:我在工程向导中创建一个H…

切换NIOS II CPU的主内存后软件中需要注意的几点设置 有时候,我们可能面对这样一种情况: 1. 我们创建一个SOPC系统,并在QSYS中设置NIOS II的复位地址和异常地址都指向SRAM: 2. 我们创建了正确的NIOS II软件工程并能够正常运行 3. 由于某种需求(如SRAM内存不够用了,需要换成内存更大的SDRAM),我们在面在QSYS中将NIOS II CPU的复位地址和异常地址修改为SDRAM 4. 我们需要继续使用之前创建的NIOS II软件工程. 这里,如果我们更改后直接…

SOPC开发流程之NIOS II 处理器运行 UC/OS II 这里以在芯航线FPGA学习套件的核心板上搭建 NIOS II 软核并运行 UCOS II操作系统为例介绍SOPC的开发流程. 第一步:建立 Quartus II 工程 建立 Quartus II 工程时需要注意以下几点 1. 器件选择为 EP4CE10F17C8N: 2. 工程路径中不得出现非法字符(空格和中文字符): 3. 开发工具选择 Quartus II 11.0及以上,这里我选择的版本为 Quartus II 15.1. 4…

Altera SOPC嵌入式系统设计教程 第1章 概述 SOPC(System On Programmable Chip,可编程的片上系统)是Altera公司提出来的一种灵活.高效的SOC解决方案.它将处理器.存储器.I/O口.LVDS.CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统. 1.1 SOPC及其技术 现今,可将SOPC视为是基于FPGA解决方案的SOC.与ASIC的SOC解决方案相比,SOPC系统及其开发技术具有更多的特色,也有多种途径可构成SOPC方…

uC/OS-II(又名Micro C/OS)是基于嵌入式系统的完整的,可移植.可固化.可裁剪的可剥夺型实时内核,其已经广泛应用在航空飞行器.医疗设备.工业控制等可靠性和稳定性要求较高的场合.该内核的代码也是完全开源的,如果不做商业用途,完全免费.因此对于广大的嵌入式爱好者与工程师们而言,了解OS从uC/OS-II开始不失为一个很好的选择.          特权同学最近在一边狂啃邵贝贝翻译的<嵌入式实时操作系统uC/OS-II>,一边动手在NIOS II上做一些实践,加深理解和认识.     …

简介 NIOS II是一个建立在FPGA上的嵌入式软核处理器,除了可以根据需要任意添加已经提供的外设外,用户还可以通过定制用户逻辑外设和定制用户指令来实现各种应用要求.这节我们就来研究如何定制基于Avalon总线的用户外设. SOPC Builder提供了一个元件编辑器,通过这个元件编辑器我们就可以将我们自己写的逻辑封装成一个SOPC Builder元件了.下面,我们就以PWM实验为例,详细介绍一下定制基于Avalon总线的用户外设的过程. 我们要将的PWM是基于Avalon总线中的Avalon…

最近想使用Nios II里的并口PIO口进行双向操作,即需要输出的时候设置为输出方向,需要输入的时候设置为输入方向.在这期间,因为没认真仔细阅读参考文档,走了一点点的弯路.下面就简单的介绍下并行输入/输出PIO. PIO核概述 具有Avalon接口的并行输入/输出(parallel input/output - PIO)核,在Avalon存储器映射(Avalon Memory-Mapped Avalon-MM)从端口和通用I/O端口之间提供了一个存储器映射接口.I/O端口既可以连接片上用户逻辑,…

在SOPC中自定义外设时.可以设置avalon总线的信号时序,以满足外设的要求.一般情况下,可以设为: 其中setup为read和write信号之前,address和writedata信号提前建立的时钟周期数.readwait和writewait为read和write信号的保持周期数.hold为write信号后,writedata保持周期数.read latency为readdata滞后address, read等信号的周期数,一般的若readdata设为reg变量,则可以将read laten…

Abstract本文討論如何在Nios II控制8位數的七段顯示器. Introduction使用環境:Quartus II 8.0 + Nios II EDS 8.0 + DE2-70 (Cyclone II EP2C70F896C6N) 在(原創) 如何在Nios II顯示8位數的七段顯示器? (IC Design) (DE2) (Nios II)討論的是DE2平台,到了DE2-70平台,控制七段顯示器的方式有些改變: 1.七段顯示器多了8個小數點可控制.2.友晶科技提供了新的七段顯示器ip…

1. 如果你想把Reset Vector放在EPCS Controller里面,记得将CPU core的Instruction Master和Data Master都连接到EPCS Controller的Slave. 2. 在bsp editor里面,你可以定制很多东西,比如标准输入输出设备,驱动模型(small.standard)等.bsp editor在EDS的nios II菜单里面.如果你增删了component,可能要在bsp editor里确认下影响.看看就知道了. 3.   Q: N…

使用预先编译好的工具链 下载: ftp://ocuser:oc@195.67.9.12/toolchain/or32-elf-linux-x86.tar.bz2 解压 tar xjf or32-elf-linux-x86.tar.bz2 解压会产生一个新的文件夹,or32-elf/ 导出文件路径,把下面这句命令加入到~/.bashrc文件里 vim ~/.bashrc 在文本末尾加入 export PATH=$PATH:/home/mark/work/or32-elf/bin 測试 命令行输入o…

(1)Error (209015): Can't configure device. Expected JTAG ID code 0x02D120DD for device 2, but found JTAG ID code 0x00000000. 今天下载代码到板子中遇到的一个比较迷的问题,一开始下载了三次都是这个问题,百度上有人说是Device选错了,我查了下我并没有选错,也有人说是电压不稳定的,这就很尴尬了.于是我将代码重新编译了一下,然后换了一根下载线来下载,发现竟然可以成功下载了,我又…

上篇文章的程序源码在:http://download.csdn.net/detail/noticeable/9921952 源码错误现象: 在下载源码文件解压后,打开系统工程,可以看到quartus II下的工程和之前Verilog学习时一样,没有问题 qsy的打开也是没有问题的,在解压路径下选择.qsys文件即可 但是当我们把TOOL-> 打开时,重新将workspace导到自己的文件夹下 打开eclipse后eclipse,此时看着eclipse好像也没什么问题 但是编译的话,还是会报错 源…

封装IP1.将写好的Verilog代码添加在Quartus工程中,IP目录下,(如果没有,自己建一个)2.打开Qsys工具,选择New Component3.name和Display name输入合理的IP名称.输入IP的分组名称或者选择一个合理的分组4.添加文件时,添加这个IP用到的所有文件,选择IP的顶层文件,设置为顶层,进行分析和综合5.所有的Avalon Slave总线信号,统一归在一个interface分组中,另外所有的导出信号统一分组 时钟输入信号接口为:Clock input cl…

sof与NIOS II的elf固件合并jic得到文件 注意,本方法已经有更加简便的方法,小梅哥提供相应的脚本文件,可以一键生成所需文件,脚本请前往芯航线FPGA技术支持群获取. 7.1 为什么需要将Sof与elf合并得到jic文件 我们在学习和调试NIOS II工程的时候,一般都是先使用Quartus II软件中提供的Quartus Programmer来烧写FPGA配置文件(SOF),然后NIOS II EDS中提供的Flash Programmer工具来进行烧写NIOS II的.这对于开发者…

解决NIOS II工程移动在磁盘上位置后project无法编译问题 说明:本文档于2017年3月4日由小梅哥更新部分内容,主要是增加了讲解以Quartus II13.0为代表的经典版本和以15.1为代表的更新版本之间,解决问题的一些小的差异. 如果用户只是想快速解决问题,不想分析产生问题的原因并和我一起探寻解决问题的思路,可以直接跳到6.4节解决方案步骤总结:6.4 解决方案步骤总结.(点击蓝色字体即可到达) 针对目录改变时,Nios II project无法编译的问题,网上有多种解决方法,不过…

设置Eclipse在编译(build)前自动保存源代码文件 Eclipse 常用设置之让Eclipse在编译(build)前自动保存源代码文件 一.让Eclipse在编译(build)前自动保存源代码文件 这个操作很关键,如果编译前不保存.Eclipse还是编译原来的文件.我经常性把代码改来改去,怎么编译都发现结果不对.结果仔细一看,气死了.修改后的源文件没有保存! 别小看这个设置哦!也许关键时刻能帮你一把! 如有更多问题,欢迎加入芯航线 FPGA 技术支持群交流学习:一群 472607506(…

给NIOS II CPU添加一颗澎湃的心——系统时钟的使用 本实验介绍如何在Qsys中添加一个定时器作为NIOS II的心跳定时器,并在NIOS II中软件编程使用该定时器. 将上一个实验watchdog工程复制.粘贴并重命名为08_sysclk_timer.在Quartus II中打开该工程,然后点击Qsys快捷图标打开Qsys组件,如下图所示: 在Qsys中,打开工程目录(08_sysclk_timer)下的mysystem.qsys工程. 打开后,在左侧的IP列表中输入“timer”,然后…

给NIOS II CPU增加看门狗定时器并使用 配置看门狗定时器: 1. 设置计时溢出时间为1秒 2. 计数器位宽为32位 3. 勾选No Start/Stop control bits 4. 勾选Fixed period 5. 不勾选Readable snapshot 6. 勾选System reset on timeout.(Watchdog) 7. 不勾选Timeout Pulse (1 clock wide) 这部分配置可以参见“Embedded Peripheral IP User G…

/********************************************************************************* * Company : * Engineer : 空气微凉 * * Create Date : 00:00:00 22/03/2013 * Design Name : * Module Name : * Project Name : * Target Devices : * Tool versions : * Description…

注:Avalon信号类型命名参考图 /********************************************************************************* * Company : * Engineer : 空气微凉 * * Create Date : 00:00:00 22/03/2013 * Design Name : * Module Name : * Project Name : * Target Devices : * Tool versio…

寄存器图 可以通过操作以下的寄存器来实现对timer(定时器)内核的操作(仅描述32位计数器) 状态寄存器: TO(timeout) :计数器计数到0时,该位置1,之后TO位的值会保持,直到手动清零,向状态寄存器写零,可以清除TO位 RUN:只读寄存器,读该寄存器,返回值为1表示计数其正在运行,0表示计数器停止计数,向状态寄存器写值,对该位无影响 控制寄存器: ITO(interrupt timeout):该位为1允许timer在计数为0 时输出中断.该位为0,计数至0时,不输出中断信号. CO…