每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型,因此把网上找到的一些关于这方面的资料整理了一下,方便以后查找. wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入. 不指定就默认为1位wire类型.专门指定出wire类型,可能是多位或为使程序易读.wire只能被assign连续赋值,reg只能在initial和always中赋值.wire使用在连续赋值语句中,而reg使用在过程赋值语句中. 在连续赋值语句中,表达式右…

本文转自:http://www.cnblogs.com/thymon/archive/2010/06/09/1754541.html //------------------------------------------------------------------------------------ 1.简单来说硬件描述语言有两种用途:1.仿真,2.综合. 对于wire和reg,也要从这两个角度来考虑. 1.1从仿真的角度来说,HDL语言面对的是编译器(如Modelsim等),相当于软件思…

wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入.wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入. 不指定就默认为1位wire类型.专门指定出wire类型,可能是多位或为使程序易读.wire只能被assign连续赋值,reg只能在initial和always中赋值.wire使用在连续赋值语句中,而reg使用在过程赋值语句中.        不指定就默认为1位wire类型.专门指定出wire类型,…

0. 简介 在FPGA程序调试时,我们除了仿真还经常的会用到SignalTap进行板级调试,其可以真实有效的反应某些变量的变化,方便我们理解内在跳转,方便Debug的运行.SignalTap需要制定时钟,根据需求进行选择,其采样遵循奈奎斯特因采样定律. 我们在Debug中有时会经常遇到这样的情况,在SignalTap中并不能观察到所有的变量值.有些变量添加进入面板后会变红,这就表示SignalTap抓取不到此数值.出现这一现象的原因是,综合器在综合时对一些变量进行了优化,所以就显示不出来了.下文…

问题起因:最初学习数字逻辑设计理论的时候还没有注意到,在实验课上写代码的时候发现了一个问题: 对于源码模块的变量定义,何时定义为reg.何时定义为wire?它们各自又有什么特性和物理意义? 1. wire wire是网络数据类型的关键字. 网络数据类型表示结构实体(例如门)之间的物理连接(线).网络类型的变量不能储存值. 语言特性 wire型数据常用来表示用于 结构化定义 assign为代表的连续赋值描述 也叫数据流描述方式.RTL级描述方式 指定的组合逻辑信号. 程序模块中,输入输出信号类型缺…

https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ   Chisel中的基本数据类型,不是Verilog中的Wire和Reg.Wire和Register只是数据的容器,而非数据本身.所以Chisel中的数据类型抽象层次更高一些,更关注数据的行为和组织形式的异同.   基本数据类型的类图如下: ​​ 其中: 1. 实线箭头为继承父类(extends): 2. 虚线箭头为实现接口(with): 3. 倾斜字体的类为抽象类(abstract): 4. 标…

Abstract撰寫Verilog時,雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過,但真的將每個module合併時,一些不可預期的『run-time』問題可能才一一浮現,這時得靠SignalTap II來幫忙debug. Introduction使用環境:Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N) 實際使用SignalTap II時,會發現有些reg與wire可以觀察,有些又無法觀察,在…

reg相当于存储单元,wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型.这两种类型的变量在定义时要设置位宽,缺省为1位.变量的每一位可以是0,1,X,Z.其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量.z代表高阻状态或浮空量. 线型数据包括wire,wand,wor等几种类型在被一个以上激励源驱动时,不同的线型数据有各自决定其最终值的分辨办法. 两者的区别是:即存器型数据保持最后一次的赋值,而线型数据需要持…

https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w   不同于Verilog,Chisel中Wire和Reg并不是数据类型,而是数据容器,作为数据的一个特征而存在.   Wire和Reg作为数据容器,只是标识了变量是否可以存值这一个特征.但这不是数据类型的主要特征,更多的时候,我们关注的是数据的组织形式(是否包含符号位.是否包含小数点.位宽及编码方式等),以及数据如何参与运算.   在Verilog中,直接把变量声明为wire类型和reg类型,也可…

转载自 http://blog.sina.com.cn/s/blog_e7fec2630101f5t9.html SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE 1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型.结构.压缩和非压缩数组. 接口.断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力.SystemVerilog由Accellera开发,它主要定位在芯片的实现和验证流…