ALTPLL中的areset,locked的使用 转自:http://www.360doc.com/content/13/0509/20/9072830_284220258.shtml 今天对PLL中areset和locked详细查了下资料,发现网上这方面的资料很少,所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下: areset简而言之就是高电平有效,对pll进行复位. 下面我们主要来认识一下locked信号: Locked这个输出到底…

转自CSDN:http://blog.csdn.net/gtatcs/article/details/8970489 SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型.结构.压缩和非压缩数组. 接口.断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力.SystemVerilog由Acceller…

锁相环PLL默认输入前端有个IBUFG单元,在输出端有个BUFG单元,而两个BUFG(IBUFG)不能相连,所以会报这样的错: ERROR:NgdBuild:770 - IBUFG 'u_pll0/clkin1_buf' and BUFG 'BUFG_inst' on net    'clkin_w' are lined up in series. Buffers of the same direction cannot be    placed in series. ERROR:NgdBuil…

clk为什么要用posedge,而不用negedge 转自:http://www.cnblogs.com/dangxia/archive/2012/03/07/2383744.html Verilog中典型的counter逻辑是这样的: always@(posedge clk or negedge reset) begin 'b0) reg_inst1 <= 'd0; 'b1) reg_inst1 <= reg_inst1 + 'd1; else reg_inst1 <= reg_ins…

串口波特率问题的处理 此博文一共包含三个方面的内容:(1)异步串口通信的数据格式:(2)为何串口通信中接收端采样时钟频率是传输的波特率的16倍:(3)串口波特率等概念. 1.异步串口通信的数据格式 串口的通信可以通过链接了解:https://wenku.baidu.com/view/7b459e47453610661ed9f4d4.html### 异步串口通信的数据格式如图1所示:   图1 异步串口通信的数据格式 由于在空闲状态时,传送线为逻辑“1”状态,而数据的传送总是以一个起始位“0”开始…

IIC EEPROM读取解析 1. 编译错误处理(这里可以忽略) 在解压包解压了程序后,直接编译,出现如下错误. *** WARNING L14: INCOMPATIBLE MEMORY MODEL MODULE:  .\EZUSB.LIB (RESUME) MODEL:   SMALL *** WARNING L14: INCOMPATIBLE MEMORY MODEL MODULE:  .\EZUSB.LIB (DISCON) MODEL:   SMALL *** WARNING L14:…

Cypress固件架构彻底解析及USB枚举 1. RAM的区别 56pin或者100pin的cy7c68013A,只有内部RAM,不支持外部RAM 128pin的cy7c68013A在pin脚EA=0时为内部RAM,pin脚EA=1时,为外部RAM 2. USB描述符 DESR.A51中放的是USB描述符表,包括: 1.设备描述符 2.设备限定描述符. 3.配置描述符 4.接口描述符 5.端点描述符 6.字符串描述符 3. FW.C文件的解析 1.TD_init()初始化自己的配置 2.判断设备…

转自良子:http://www.eefocus.com/liangziusb/blog/12-11/288618_bdaf9.html CY7C68013含有4个大端点,可以用来处理数据量较大的传输,如数据采集.视频等方面的应用.每个大端点都可以独立配置对应的FIFO,同时,也提供了相应的标志位,分别是FLAGA.FLAGB.FLAGC.FLAGD.这四个标志位彼此独立,可以分别指示4个大端点FIFO的状态,如非空.满等状态,为我们编程带来方便. 这4个标志位的配置,是由两个8位寄存器来设定的,…

Home / Qt 学习之路 2 / Qt 学习之路 2(4):信号槽 Qt 学习之路 2(4):信号槽  豆子  2012年8月23日  Qt 学习之路 2  110条评论 信号槽是 Qt 框架引以为豪的机制之一.熟练使用和理解信号槽,能够设计出解耦的非常漂亮的程序,有利于增强我们的技术设计能力. 所谓信号槽,实际就是观察者模式.当某个事件发生之后,比如,按钮检测到自己被点击了一下,它就会发出一个信号(signal).这种发出是没有目的的,类似广播.如果有对象对这个信号感兴趣,它就会使用连接(…

此博客转自CSDN:http://blog.csdn.net/xx116213/article/details/50535682 这个博客只对自己理解CY7C68013的配置有一定的帮助,对于配置CY7C68013,使其与FPGA通信,还是官方给的文档AN61345以及附件代码更详细直观. 1 USB 概述 USB名称解释 USB是通用串行总线(Universal Serial Bus)的缩写.能过在计算机运行过程中随意地接入,并且立刻就能投入工作,那么这样的特性叫做即插即用PnP(Plug a…