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https://mp.weixin.qq.com/s/LjFTtEKFX2o8kLjn3y6GbQ 深度学习的异构加速技术1:效率因通用而怠,构架为AI而生 一方面,当半导体的工艺制程走到7nm后,已逼近物理极限,摩尔定律逐渐失效,导致CPU不再能像以前一样享受工艺提升带来的红利:通过更高的工艺,在相同面积下,增加更多的计算资源来提升性能,并保持功耗不变.为了追求更高的性能,更低的功耗,来适应计算密集型的发展趋势,更多的设计通过降低通用性,来提升针对某一(或某一类)任务的性能,如GPU和定制AS

倒装对于半导体封装领域的人员而言,是再熟悉不过的了.一般我们看到的集成电路多数以塑封为主,半导体芯片和外界进行信息沟通的通道,靠的就是集成电路的管脚.如果把集成电路外面的封装去掉,会发现每个集成电路内部有框架.芯片和塑封料.其中框架的管脚都和内部半导体芯片的一个焊盘通过引线连接在一起.芯片的 “正”和“倒”本质上是和半导体加工工艺有关的,在半导体前道(Front End process称作前道工序是指从单晶硅变成半导体晶圆Wafer的过程,Back End process称作后道工序是指半导体芯

Cache的原理.设计及实现 前言 虽然CPU主频的提升会带动系统性能的改善,但系统性能的提高不仅仅取决于CPU,还与系统架构.指令结构.信息在各个部件之间的传送速度及存储部件的存取速度等因素有关,特别是与CPU/内存之间的存取速度有关. 若CPU工作速度较高,但内存存取速度相对较低,则造成CPU等待,降低处理速度,浪费CPU的能力. 如500MHz的PⅢ,一次指令执行时间为2ns,与其相配的内存(SDRAM)存取时间为10ns,比前者慢5倍,CPU和PC的性能怎么发挥出来? 如何减少CPU与内

欢迎大家前往腾讯云社区,获取更多腾讯海量技术实践干货哦~ 作者:kevinxiaoyu,高级研究员,隶属腾讯TEG-架构平台部,主要研究方向为深度学习异构计算与硬件加速.FPGA云.高速视觉感知等方向的构架设计和优化."深度学习的异构加速技术"系列共有三篇文章,主要在技术层面,对学术界和工业界异构加速的构架演进进行分析. 一.概述:通用=低效 作为通用处理器,CPU (Central Processing Unit) 是计算机中不可或缺的计算核心,结合指令集,完成日常工作中多种多样的计

PCI总线作为处理器系统的局部总线,主要目的是为了连接外部设备,而不是作为处理器的系统总线连接Cache和主存储器.但是PCI总线.系统总线和处理器体系结构之间依然存在着紧密的联系. PCI总线作为系统总线的延伸,其设计考虑了许多与处理器相关的内容,如处理器的Cache共享一致性和数据完整性,以及如何与处理器进行数据交换等一系列内容.其中Cache共享一致性和数据完整性是现代处理器局部总线的设计的重点和难点,也是本书将重点讲述的主题之一. 独立地研究PCI总线并不可取,因为PCI总线仅是处理器系

一沙一世界,一树一菩提,我们这个世界的深邃全部蕴藏于一个个普通的平凡当中.小小的厨房所容纳的不仅仅是人们对味道的情感,更有推动整个世界前进的动力.要想理解我们的世界,有的时候只需要细细品味一下我们所喜爱的美食即可.正因为此,我们才规划了<舌尖上的硬件>这样一个系列栏目.通过对美食的品味和体会,我们可以更好地理解许多硬件相关的原理.内涵甚至是趣闻,我们所需要为此准备的,其实仅仅是一颗平和的心而已. 在上一期的<舌尖上的硬件>栏目中,我们第一次接触到了隐藏在食物背后的其与半导体业界的神

前言 虽然CPU主频的提升会带动系统性能的改善,但系统性能的提高不仅仅取决于CPU,还与系统架构.指令结构.信息在各个部件之间的传送速度及存储部件的存取速度等因素有关,特别是与CPU/内存之间的存取速度有关. 若CPU工作速度较高,但内存存取速度相对较低,则造成CPU等待,降低处理速度,浪费CPU的能力. 如500MHz的PⅢ,一次指令执行时间为2ns,与其相配的内存(SDRAM)存取时间为10ns,比前者慢5倍,CPU和PC的性能怎么发挥出来? 如何减少CPU与内存之间的速度差异?有4种办法:

一 .PCI总线的基本知识 PCI总线作为处理器系统的局部总线,主要目的是为了连接外部设备,而不是作为处理器的系统总线连接Cache和主存储器.但是PCI总线.系统总线和处理器体系结构之间依然存在着紧密的联系. (1) PCI总线空间与处理器空间隔离 PCI设备具有独立的地址空间,即PCI总线地址空间,该空间与存储器地址空间通过HOST主桥隔离.处理器需要通过HOST主桥才能访问PCI设备,而PCI设备需要通过HOST主桥才能主存储器.在HOST主桥中含有许多缓冲,这些缓冲使得处理器总线与PCI

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最近,关于iPhone6s A9处理器版本的事情的话题很热,最后都闹到苹果不得不出来解释的地步,先不评判苹果一再强调的整机综合续航差2~3%的准确性,但是三星14nm工艺相比台积电16nm工艺较差已经可以说是板上钉钉的事了. 那么问题来了,工艺不是纳米数越小就越好吗?14nm怎么会比16nm还差呢?这个问题不仅小白消费者困惑了,连看似专业的Anandtech和 GeekBench的人也表示不解.其实对这个结果,真正半导体领域特别是工艺领域的从业人员是有预期的,其中的原因也是非常清楚的,既然大家有

半导体热阻问题深度解析(Tc,Ta,Tj,Pc) 本文是将我以前的<有关热阻问题>的文章重新梳理,按更严密的逻辑来讲解. 晶体管(或半导体)的热阻与温度.功耗之间的关系为: Ta=Tj-*P(Rjc+Rcs+Rsa)=Tj-P*Rja 下图是等效热路图: 公式中,Ta表示环境温度,Tj表示晶体管的结温, P表示功耗,Rjc表示结壳间的热阻,Rcs表示晶体管外壳与散热器间的热阻,Rsa表示散热器与环境间的热阻.Rja表示结与环境间的热阻. 当功率晶体管的散热片足够大而且接触足够良好时,壳温Tc=

第一章 SMT概述 SMT(表面组装技术)是新一代电子组装技术.经过20世纪80年代和90年代的迅速发展,已进入成熟期.SMT已经成为一个涉及面广,内容丰富,跨多学科的综合性高新技术.最新几年,SMT又进入一个新的发展高潮,已经成为电子组装技术的主流. 1.1SMT概述 SMT是无需对印制板钻插装孔,直接将处式元器件或适合于表面组装的微型元件器贴.焊到印制或其他基板表面规定位置上的装联技术. 由于各种片式元器件的几何尺寸和占空间体积比插装元器件小得多,这种组装形式具有结构紧凑.体积小.耐振动.抗

绑定角度尽量在45°之内,多于这个角度,绑定时候,银线不好打入焊盘.而且打入焊盘的尾部可能短路到相邻的焊盘,绑定焊盘之间的间距一般在4MIL为极限,半场的工艺一般就这样了.而且焊盘离被绑定的IC引脚最小在0.6MM,最大不超过3MM ,也就是他们之间. 绑定的焊盘如果分为好几层,尽量地线焊盘在最内层.一般IC部分会放一个铜皮,为地属性,所以内层焊盘尽量为地属性.信号焊盘绑在最外层,如走线.中间层为电源层,而且要留出口.绑定IC下面不能打孔,打孔绑定良率很差. 1. 目标 此文给那些正试着用裸芯片

作者:   来源:电源网 关键字:MOSFET 结构 开关 驱动电路 在使用MOS管设计开关电源或者马达驱动电路的时候,大部分人都会考虑MOS的导通电阻,最大电压等,最大电流等,也有很多人仅仅考虑这些因素.这样的电路也许是可以工作的,但并不是优秀的,作为正式的产品设计也是不允许的. 下面是我对MOSFET及MOSFET驱动电路基础的一点总结,其中参考了一些资料,非全部原创.包括MOS管的介绍,特性,驱动以及应用电路. 1,MOS管种类和结构 MOSFET管是FET的一种(另一种是JFET),可以

来源:本文由公众号 半导体行业观察(ID:icbank)翻译自「anandtech」,谢谢. 北京时间今天凌晨,Intel宣布收购了半导体设计公司eASIC. eASIC的商业模式介于传统Fabless芯片设计公司和芯片设计服务公司之间.其芯片可以说是重新启用了经典的sea-of-gates架构,即芯片上的逻辑单元以及相应的掩模都已经固定,而用户可以通过自行定义逻辑单元之间的互联(即金属掩膜层)来实现自己设计的逻辑,每次流片相当于一次metal change,因此成本和制造时间相对于传统ASIC

一位工程师曾经对我讲,他从来不看MOSFET数据表的第一页,因为“实用”的信息只在第二页以后才出现.事实上,MOSFET数据表上的每一页都包含有对设计者非常有价值的信息.但人们不是总能搞得清楚该如何解读制造商提供的数据.本文概括了一些MOSFET的关键指标,这些指标在数据表上是如何表述的,以及你理解这些指标所要用到的清晰图片.像大多数电子器件一样,MOSFET也受到工作温度的影响.所以很重要的一点是了解测试条件,所提到的指标是在这些条件下应用的.还有很关键的一点是弄明白你在“产品简介”里看到的这

可能大家在使用半导体器件的时候只是在使用它的电气属性,并没有很好的关心下它是什么原因才有了这样的电气属性,那么我们本篇就从物理结构分析下PN结吧. 首先看一张比较陈旧的图图: (就按自己的笔记简单谈谈自己的理解吧,不到之处请各位积极留言啊) 1.怎样选取母体(基片) ? 答:我们在选取衬底时首先选取电中性的,在元素周期表中,外部电子数目处于4(C,Si,Ge,Sn,Pb)的为金属和非金属之间,称为半导体,元素属性教稳定. 对于为什么选Si,Ge,而不是其他的,原因可能是,Si,Ge资源多,获取成

Intel为何吊打AMD,先进半导体工艺带来什么? 2016-3-10 15:38  |  作者:Strike   |  关键字:超能课堂,半导体工艺,CPU制程 分享到       按照摩尔定律的发展趋势,晶体管的栅极间距每两年会缩小0.7倍,半导体工艺制程正在变得越来越小,而这样做有什么好处呢?今天就要来探讨一下这个问题. 本文约2152字,需4分钟阅读 1971年,Intel发布了第一个处理器4004,它采用10微米工艺生产,仅包含2300多个晶体管,而45年后的今天,Intel现在规模最

1. 晶圆片 Wafer 晶圆(Wafer)是指硅半导体集成电路制作所用的硅芯片,由于其形状为圆形,故称为晶圆.晶圆是生产集成电路所用的载体,一般意义晶圆多指单晶硅圆片. 半导体行业从图1到图2,是一个所谓为的“点石成金”的行业:      这就是现实版的炼金术师,当然最完美的炼金成品的背后是最优美的炼金配方.半导体制造也是如此,我们先从半导体的基底材料的制作谈起.基底制造又以以硅晶圆片为例,它的制造经过了一下几个过程: 二氧化硅 ——> 粗硅 ——> 多晶硅 ——> 单晶硅 ——>