input a; input b; input c; reg d; wire e; reg f; // 时序逻辑,有寄存器 always@(posedge clk)begin 'b1)begin d <= b; end else begin d <= c; end end // 组合逻辑 assign e = d & a; //时序逻辑 always@(posedge clk)begin if(b&&e)begin f <= 'b1; end else begin

用always@(posedge clk)描述        时序逻辑电路的基础——计数器(在每个时钟的上升沿递增1) 例1.四位计数器(同步使能.异步复位) // Module Name: counter_4bit // Description: 4bit异步复位同步使能二进制计数器 module counter_4bit( input clk, //系统时钟信号 input rst, //系统复位按键 input en, //计数器使能端 :]q //计数器计数值输出 ); //同步使能,异

竞争(Race):一个门的输入有两个及以上的变量发生变化时,由于各个输入的组合路径的延时不同,使得在门级输入的状态改变非同时. 冒险或险象(Hazard):竞争的结果,如毛刺Glitch. 相邻信号间的串扰也可能产生毛刺Glitch. 组合逻辑的冒险是过渡性的,它不会使得稳态值偏离正常值.根据严格的metal delay和gate delay可以计算出Glitch的出现时间和宽度. 组合逻辑很容易带来毛刺,当信号作用在FF的reset,clear,clock,gate端时,会造成严重的后果. 措

引用自夏宇闻教授 1.同步时序逻辑: 是指表示状态的寄存器组的值只能在唯一确定的触发条件发生改变. 只能由时钟的正跳变沿或者负跳变沿触发的状态机就是一例,always@(posedge clk). 1.1同步时序逻辑的优点: 同步时序逻辑比异步时序逻辑稳定简单好多,由此我们有一个规定:用verilog来设计可综合的状态机必须使用同步时序逻辑. 2.异步时序逻辑: 是指触发条件有多个控制因素组成,任何一个因素的跳变都可以引起触发.寄存器组的时钟输入端不是都连接在同一个时钟信号上. 例如用一个触发器

讲到这篇时,组合逻辑就告一段落了,下面是一些总结: 描述组合逻辑时,always 语句中的敏感信号列表中需要列出全部的可能影响输出的变量 描述组合逻辑时,always 语句中的赋值总是使用阻塞赋值符号 = 组合逻辑是描述输入和输出关系的功能块,由于延时的原因,输出可能会有毛刺,为避免避免毛刺需要引入冗余逻辑. if..else case 语句只能用在 always 语句中,而且分支条件必须健全,否则会引入不必要的锁存器. 新的 SystemVerilog 语言中强化了 always 的功能:Sy

FPGA逻辑代码重要的是理解其中的时序逻辑,延时与各种时间的记忆也是一件头疼的事,这里把我最近看到的比较简单的几类总结起来,共同学习.    一.平均传输延时 平均传输延时 二.开启时间与关闭时间 开启时间与关闭时间 三极管Td 延迟时间   Tr上升时间   合称开启时间 三极管Ts存储时间    Tf下降时间    合称关闭时间 三.触发器建立时间与保持时间 建立时间(Tsu:set up time)是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这

引言 时序逻辑对于数字电路设计十分重要,本文针对数字电路中的时序逻辑部分进行了系统的回顾. 存储器件 由于时序逻辑的输出不但受当前输入影响,还受之前的输入的影响,所以需要有存储单元对以前的输入进行存储. SR锁存器(set-reset)---电平敏感器件 实际在Verilog中,很多情况应该避免使用锁存器,也应该避免无意中被综合成锁存器. NOR门交叉耦合的锁存器,一方面输入11时,输出逻辑不是互反的:另一方面逻辑从11->00引发竞争,会导致输出无法预测所以避免11: NAND门交叉耦合的苏存

本文从本人的163博客搬迁至此. MFM是改进型频率调制的缩写,其本质是一种非归零码,是用于磁介质硬盘存储的一种调制方式.调制规则有两句话,即两个翻转条件: 1.为1的码元在每个码元的正中进行一次翻转:为0的码元不翻转. 2.对连续两个为0的码元,则在第一个为0的码元结束时翻转一次:单个的0码元不翻转. 设计过程: 若码元的同步时钟为CLK,不失一般性,假设CLK的上升沿开始产生新的码元,下降沿为该码元的正中.则MFM调制信号有可能在时钟的上升沿,也有可能在时钟的下降沿发生电平翻转.由于一个触发

转载:原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html 0. 引言 通过之前的学习,可以在PL端创建从机模式的AXI接口IP核.但是从机模式是被动接收数据,而不能主动的去获取数据,因此计划研究一下AXI Master接口的IP核的构建方法. 1. 利用向导创建AXI Lite Master测试用例 在这一步,AXI类型为Lite型的,可选参数如下所示: 在这里,重点是Interface Mode,前面的实验中采用的是默认

时序模型:仿真器的时间推进模型,它反映了推进仿真时间和调度事件的方式. 1)门级时序模型:适用于分析所有的连续赋值语句,过程连续赋值语句,门级原语,用户自定义原语. 特点:任意时刻,任意输入变化都将重新计算其输出.假设已经存在一个门级时序模型,同时该模型产生的一个事件已被调度但还未执行,如果事件的结果将导致 一个新事件产生,仿真器会撤销对先前事件的调度,转而调度新事件. 适用于模拟电路中的惯性延时.适用于组合逻辑建模. 惯性延时:例如在一个与非门电路中,门延时5ns,那么任何小于这个延时值的输入

本文是对实验课上讲解的"面向硬件电路的设计思维"的总结,结合数字逻辑课本,进行提炼和整理. 主要来源是课件与本人整理,部分参考了网络大佬的博客. 本文主要介绍不同于之前软件设计思维的硬件设计思维,从非阻塞赋值.并行.面积速度转换.同步电路设计原则.模块划分设计.if-case对比等方面进行整理. 内容太多,我整理了好几天,在浩如烟海的网络前有点无力,想想是自己的实践不够,有一些问题没有亲身体验:也不能一蹴而就,得久久为功.所以这篇文章就当作一个Verilog学习与FPGA设计的总述性文

00 一些前言 数字逻辑是计算机组成与体系结构的前导课,但是在两者的衔接之间并没有那么流畅,比如对面向硬件电路的设计思路缺乏.这篇总结是在数字逻辑和计组体系结构的衔接阶段进行的. 虽然这篇文是两门课的交接,也算是两个系列的一种过渡,但不代表我的数字逻辑部分就已经完成,这个系列后续会继续更新FPGA的小项目记录,以及阅读笔记等等. 本文主要是对于这个视频的笔记,我觉得很有用,加之此前我的实验报告由于课程关系不好直接往网上发,所以在这里整理一部分代码留作黑箱子.后续还会根据课程老师的要求对本文进行补

芯航线--普利斯队长精心奉献 实验目的:以计数器为例学会简单的时序逻辑电路设计 实验平台:芯航线FPGA核心板 实验原理: 时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入,还与前一时刻输入形成的状态有关.这跟组合逻辑电路相反,组合逻辑的输出只会跟目前的输入成一种函数关系.换句话说,时序逻辑拥有储存元件(内存)来存储信息,而组合逻辑则没有. 计数器的核心元件是触发器,基本功能是对脉冲进行计数,其所能记忆脉冲最大的数目称为该计数器的模/值,常用在分频.定时等处.计数器的种类很多,按照计数

芯航线——普利斯队长精心奉献 课程目标:    1. 再次熟悉Quartus II工程的建立以及完整的FPGA开发流程 2. 以译码器为例学会简单组合逻辑电路设计 实验平台:无 实验原理: 组合逻辑,其任一时刻的稳态输出,仅仅与该时刻的输入变量的取值有关,而与该时刻以前的输入变量取值无关.这种电路跟时序逻辑电路相反,时序逻辑电路的输出结果是依照目前的输入和先前的输入有关系.从电路结构分析,组合电路由各种逻辑门组成,网络中无记忆元件,也无反馈线.与组合逻辑对应的就是时序逻辑,时序逻辑将在下一讲详细

本文属于原创手打(有参考文献),如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 时序约束可以很复杂,这里我们先介绍基本的时序路径约束,复杂的时序约束我们将在后面进行介绍. 在本节的主要内容如下所示: ·时序路径和关键路径的介绍 ·建立时间.保持时间简述 ·时钟的约束(寄存器-寄存器之间的路径约束) ·输入延时的约束 ·输出延时的约束 ·组合逻辑的约束 ·结合设计规格进行实战 RTL代码描述了电路的时

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求.此外进行可测性设计(design for test)时,为了提高测试的覆盖率,我们经常使用多路(multiplex,简称mux)传输电路的控制时钟,使电路的时钟信号可以由输入端直接

ALTERA在LPM(library of parameterized mudules)库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO).FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合.LPM中的FIFO包含以下几种: 1.SCFIFO:单时钟FIFO: 2.DCFIFO:双时钟FIFO,数据输入和输出的宽度相同: 3.DCFIFO_MIXED_WIDTHS:双时钟FIFO,输入输出数据位宽可以不同. 配置不细说,直接看时序来理解. 1.

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲synopsys的Design Ware库.主要内容分为三个部分:标准单元库.DC的设计对象.Design Ware库. (1)标准单元库 绝大多数的数字设计流程都是基于标准单元的半定制设计流程.标准单元库包含了反相器.缓冲.与非.或非.与或非.锁存器.触发器等等逻辑

最近两周对接触型IC卡很感兴趣,就动手实践了一下,最终实现的效果是通过破解IC卡口令实现对数据修改,然后就可以随意洗衣服喽~IC卡从数据传递方式上划分为接触型和非接触型两种.接触型的卡片表面有金属贴片,用于连接卡内芯片和外界器具(洗衣机,电表,打水器).而非接触性的卡片则是通过射频信号与器具进行信息传递.IC卡本身是无源的,需要依靠外部器具提供的能量驱动内部电路.时下更流行是非接触型的IC卡或称射频卡,如公交一卡通.校园一卡通.从时间上来说射频卡出现的更迟,常搭载CPU使得其更为智能,拥有更复杂

简单的说,组合电路,没有时钟:时序电路,有时钟. ↓ 也就是说,组合逻辑电路没有记忆功能,而时序电路具有记忆功能. ↓ 在VHDL语言中,不完整条件语句对他们二者的影响分别是什么?组合逻辑中可能生成锁存器,因为不完整语句的没写的一部分视为保持原值,需要锁存器来保存,锁存器的出发边沿就是写了的那部分的触发条件来控制:时序逻辑本身是寄存器,可以储存值的.