本文是记录项目过程中遇到的奇巧淫技,如有遗漏或者不足,请大家改正和补充,谢谢. 随着深亚微米技术的普及与发展,leakage功耗在整个功耗中的比重越来越大,比如45nm下,已经占到了60%以上,所以低功耗解决方案应运而生.目前已经有一套标准的低功耗设计流程,流程有CPF(cadence主导)和UPF(synopsys主导)两种,但技术趋势是UPF会大一统,所以本篇将为那些仍旧使用ncverilog而不是vcs仿真工具的苦逼们提供一些参考.目前常用的降低低功耗的方法有四种:多电压域.时钟门控.电源

功耗优化之Sensor功耗分析 一.Sensor功耗问题分类 二.Sensor功耗问题分析方法 SSC子系统引起系统无法进入AOSD问题分析: SSC子系统频繁唤醒AP问题分析方法 SSC子系统的GPIO/PMIC配置错误导致系统漏电问题分析方法 SSC子系统的sensor工作模式异常,导致系统功耗增大问题分析方法 一.Sensor功耗问题分类 目前所遇到的sensor功耗问题主要包括以下几类: 待机功耗: SSC子系统异常,导致系统无法进入AOSD SSC子系统异常,导致频繁唤醒AP SSC子

简介: PowerTutor 是由美国密歇根大学在谷歌的指导下开发的.它是用来展示google智能手机中主要组件或应用功耗的一种应用程序.例如,CPU,网络链接,LCD显示屏,GPS等.它允许开发者很直观的看到应用的功耗信息以优化应用的设计.因此,我们可以使用 PowerTutor 来监视产生功耗的任何一款应用程序. 示例: 下面我们来熟悉一下该工具的使用:(工具下载地址:点击下载) 图示一: 注释:上图为我们展示的就是PowerTutor启动之后的画面,我们点击Start Profiler开始

前面学习了进行低功耗的目的个功耗的构成,今天就来分享一下功耗的分析.由于是面向数字IC前端设计的学习,所以这里的功耗分析是基于DC中的power compiler工具:更精确的功耗分析可以采用PT,关于PT的功耗分析可以查阅其他资料,这里不涉及使用PT的进行功耗分析. (1)功耗分析与流程概述 上一个小节中讲解了功耗的构成,并且结合工艺库进行简要地介绍了功耗的计算.但是实际上,我们根本不可能人工地计算实际的大规模集成电路的功耗,我们往往借助EDA工具帮我们分析电路的功耗.这里我们就介绍一下EDA

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的.笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅,还是第一次正视功耗这码事儿,由于项目时间比较紧,而且xili

低功耗设计这个专题整理了好久,有一个月了,有图有证据: 然而最近一直有些烦心事.郁闷事,拖延了一下,虽然现在还是有点烦,但是还是先发表了吧.下面我们就来聊聊低功耗设计吧,由于文章比较长,因此我就不一次性发完,我整理之后再发上去.当然,这里的低功耗设计基本上是入门阶段,也就是大部分从理论角度进行阐述,你也可以说是从书本上说的,但是呢,我可以先给大家剧透一下:不仅仅是从理论上说,我还结合EDA工具进行说明如何进行低功耗设计.废话不多说,下面就来看看这个专题的主要内容: ·低功耗设计的目的 ·功耗的构

使用PrimeTime PX进行功耗分析有两种:一种是平均功耗的分析Averaged power analysis,一种是Time-based power analysis.   电路的功耗主要有两种,一种是漏电流功耗(Leakage Power),也就是一个单元在没有switching,inactive或者static情况下的功耗,包括intrinsic leakage power和gate leakage power. 其中intrinsic leakage power主要是由source-

IC從生產目的上可以分成為通用IC(如CPU,DRAM,接口芯片等)和ASIC(ApplicationSpecificIntegreted Circuit)兩種,ASIC是因應專門用途而生產的IC.              從結構可以分成數字IC,模擬IC,數模混合IC三種,而SOC(systemonchip)則成為發展的方向.從實現方式上講可以分為三種.基于晶體管級,所有器件和互連版圖都采用人工的稱為全定制(full-custom)設計,這種方法比較適合于大批量生產的,要求集成度高.速度快.

一.HDL的概念和特征 HDL,Hard Discrimination Language的缩写,翻译过来就是硬件描述语言.那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢?硬件描述语言,顾名思义就是描述硬件的语言,它用文本的形式来描述电子系统硬件结构和行为,是一种用形式化方法来描述数字电路和系统的语言.正是因为如此,硬件与软件不一样,他不像软件,你某天突发奇想,想实现某个的界面,搞搞代码就OK了.硬件它是由实实在在的物理器件搭载而成,用抽象的语言怎么可能弄出一个电路来呢? 一门语言,总有那么一

转载---http://www.cnblogs.com/zeushuang/archive/2012/11/14/2769640.html 仿真是IC设计不可或缺的重要步骤,仿真后一般需要记录下波形文件,用于做详细分析和研究.说一下几种波形文件WLF(Wave Log File).VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件.shm.vpd: 1.对于WLF波形日志文件,只要我们使用过modelsim,应该都很熟.WLF(Wave L

CPF(Common Power Format):cadence推出的一种在设计中描述低功耗设计的文件.完全按Tcl的语言格式来定义. CPF文件在整个前端后端的过程中,需要的部分不一样,所以CPF文件可以随着流程一步步的更新. 一个CPF文件可以分为两部分内容:工艺相关的信息(technology-related)和设计相关的信息(design-related). CPF要求顶层模块必须设置为default power domain,其他的instances 再按设计进行设置.同样也必须有一个

仿真是IC设计不可或缺的重要步骤,仿真后一般需要记录下波形文件,用于做详细分析和研究.说一下几种波形文件WLF(Wave Log File).VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件.shm.vpd: 对于WLF波形日志文件,只要我们使用过modelsim,应该都很熟.WLF(Wave Log File) 是Mentor Graphics 公司Modelsim支持的波形文件.但我们在波形窗口观察波形时,仿真结束时都会生成一个*.w

IC的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计. 前端设计的主要流程: 1.规格制定 芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2.详细设计 Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3.HDL编码 使用硬件描述语言(VHDL,Ver

原文链接:https://www.zhihu.com/question/28322269/answer/42048070 Design Flow <img src="https://pic1.zhimg.com/50/c21722c94ed307d02d10330460cf6886_hd.jpg" data-rawwidth="827" data-rawheight="1023" class="origin_ima

芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计. 1. 规格制定        芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2. 详细设计        Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3. HDL编码        使用硬件描述语言(VHDL,V

Power Analysis是芯片设计实现中极重要的一环,因为它直接关系到芯片的性能和可靠性.Power Analysis 需要Timing Analysis 产生包含频率.transition 等时序信息的 Timing File,也需要包含Net Capacitance和Resistance信息的SPEF文件,功耗分析工具根据timing file 和RC value计算功耗或者分析IR-Drop/EM. 在介绍数字后端Power Signoff Flow之前,先大概论述一下芯片的功耗构成和

芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计. Front-end design flow 1. 规格制定 芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2. 详细设计 Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3. HDL编码 使用硬件描述语言(VHDL,

本人在某做手机ROM的厂商工作近两年,虽然工作年限不长,但是对此类“工种”已有比较初步的认识,写下来供大家参考借鉴. framework的工作相对于其他比较成熟的软件开发类似,分为维护和需求开发. 需求开发需要注意的是: 1 相关功能的现有模块需要非常熟悉,否则会有非常大的风险 2 所写代码尽量与已有类似的代码保持风格一致 3 必要的注释,写代码的时候认为代码的意图貌似是理所当然,但是当别人看你的代码或者过一段时间你自己查阅代码的时候,很有可能由于代码量过大,在代码的海洋中未必容易理解某一段代码

二 vcd dump 由于VCD可以用于做功耗分析,所以需要把其dump出来.另外VCD可以作为结果,也可以作为激励,但是实际看到的少啊! VCD是verilog的标准,所以有系统函数$dumpvars,$dumpfile(),$dumpon,$dumpoff,$dumpflush. 但是VHDL没有相关函数,所以要使用modelsim的脚本 : vcd file, vcd add, vcd flush 注意: a)以上前两句要加在vsim后面,见sample, b)注意在仿真结束前调用 vcd

  我最早接触MSP430时候,看到书的第一页就是一张水果电池的图片,一直以来想做一个低功耗的可以水果电池供电的系统,毕业之后的下半年选择MSP430F413单片机来画了一个低功耗的板子,一直没有调试成功,液晶显示太暗几乎看不到,最近又拿出来调试,更换偏压电阻,最终更换液晶后才可以正常显示,先看下最终效果: 最终效果 电路图: 调试过程   最初调试时,先准备好苹果一个,电池正负极(铜锌),程序是显示一个数字,效果如下:   突发奇想,用自来水试了一下,效果也是杠杠的(程序中间修改过,这是显示较