FPGA低温不能启动分析 现象描写叙述:在给medium板光端机做低温试验时,分别给发送版.接收板断电又一次启动,发现有的板子在-40°能够启动,而有些板子在-20°都不能启动.须要升高温度到0°以上才干启动,此时观察到的现象是指示状态的4个led灯都点亮,表现为FPGA一直处于复位模式. 针对这一问题,作例如以下分析 FPGA在上电前是一片空白的芯片.既使断电前FPGA已经配置为一个正常工作的系统了,但仅仅要断电,它又恢复了空白.也就是说FPGA内部的电路逻辑要落实到一个详细的结构须要有电的维

FPGA低温不能启动分析 现象描述:在给medium板光端机做低温试验时,分别给发送版.接收板断电重新启动,发现有的板子在-40°可以启动,而有些板子在-20°都不能启动,需要升高温度到0°以上才能启动,此时观察到的现象是指示状态的4个led灯都点亮,表现为FPGA一直处于复位模式. 针对这一问题,作如下分析: FPGA在上电前是一片空白的芯片,既使断电前FPGA已经配置为一个正常工作的系统了,但只要断电,它又恢复了空白.也就是说FPGA内部的电路逻辑要落实到一个具体的结构需要有电的维持. FP

没办法,回家入职新公司,做通信的,用到这款zynq加ad9163射频架构的开发版,要我做驱动,这可是初次接触zynq,带fpga的集成芯片,心里还是有点惊喜和忧愁,忧愁怎么最快啃下这个硬骨头,好吧上网搜资料咯! (1)平台简介 (2)软件架构 (3)硬件架构 (4)开发环境:vivado (1)平台简介 ZYNQ系列是赛灵思公司(Xilinx)推出的行业第一个可扩展处理平台,旨在为视频监视.汽车驾驶员辅助以及工厂自动化等高端嵌入式应用提供所需的处理与计算性能水平.该系列四款新型器件得到了工具和I

FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝工艺:主要应用高速.高密度大的数字电路设计. FPGA由可编程输入/输出单元.基本可编程逻辑单元.嵌入式块RAM.丰富的布线资源(时钟/长线/短线).底层嵌入功能单元.内嵌专用的硬核等组成: 目前市场上应用比较广泛的FPGA芯片主要来自Altera与Xilinx.另外还有其它厂家的一些低端芯片(Ac

这不是一篇构建nios的教程,而是遇到的各种问题以及解决方法.至于构建教程,网上一大把,我推荐正点原子的FPGA教程,比较新,比较详细,通俗易懂!!! 这里以一个点亮LED灯的Nios软核为例,很明显,需要如下IP核,以及正确的连线(否则各种莫名其妙的错误),效果如下所示: 这里多了一个按键控制的IP核,不过没关系. 记住:一模一样按照我这里的连线,一条线都不能少,否则后果自负.以及export一列,也得按照红色框的来,因为这些IP核是要对芯片外部通过引脚有通信的.比如pio核,就是通过引脚控制

推荐大家预先建立好一个工程目录文件夹,确实挺好用,参考正点原子的pdf教程,如下图所示, 我们eclipse在software文件夹建立一个workspace即可 选择用helloworld模板建立工程,因为这样可以避免一些问题,比如我遇到的,system.h等头文件引用失败等等问题 然后选中bsp工程,BSP?editor界面,勾选,缩减驱动库,使用小的c语言库函数两个复选框,托福算分这样我们的fpga芯片(程序掉电消失)或者epcs(掉电不消失)上才能放得下编译出来的程序 然后编译这个c语言

用户I/O:不用解释了.   配置管脚: MSEL[1:0] 用于选择配置模式,比如AS.PS等. DATA0 FPGA串行数据输入,连接到配置器件的串行数据输出管脚. DCLK FPGA串行时钟输出,为配置器件提供串行时钟. nCSO(I/O)FPGA片选信号输出,连接到配置器件的nCS管脚. ASDO(I/O)FPGA串行数据输出,连接到配置器件的ASDI管脚. nCEO 下载链期间始能输出.在一条下载链中,当第一个器件配置完成后,此信号将始能下一个器件开始进行配置.下载链上最后一个器件的n

FPGA设计中遇到的奇葩问题之“芯片也要看出身”(一) 昨夜西风凋碧树.独上高楼,望尽天涯路 2000年的时候,做设计基本都是使用Xilinx公司的Virtex和Virtex-E系列芯片.那时候Altera技术实力还比较弱,基于Altera的芯片做设计是要被大家diss的.某天晚上大概十点多了吧,我正如痴如醉的沉浸在编码的快感当中.主管悄无声息的站到了我身后,我从显示器中看到了隐约的影子,转头一看果然是他老人家. 主管神色凝重,眉头紧蹙.我在脑子里迅速回顾了一下自己最近的所作所为,确信没干什么罪

1      涉及术语解释 1.1     三模冗余 三模冗余系统简称TMR(Triple Modular Redundancy),是最常用的一种容错设计技术．三个模块同时执行相同的操作,以多数相同的输出作为表决系统的正确输出,通常称为三取二．三个模块中只要不同时出现两个相同的错误,就能掩蔽掉故障模块的错误,保证系统正确的输出．由于三个模块是互相独立的,两个模块同时出现错误是极小概率事件,故可以大大提高系统的可信性. 1.2     Single-Event Upset,SEU Single-E

3.2.1 CPU计算能力分析 这里CPU计算能力用Intel的Haswell架构进行分析,Haswell架构上计算单元有2个FMA(fused multiply-add),每个FMA可以对256bit数据在一个时钟周期中做一次乘运算和一次加运算,所以对应32bit单精度浮点计算能力为:(256bit/32bit) 2(FMA) 2(乘和加) = 32 SP FLOPs/cycle,即每个时钟周期可以做32个单精度浮点计算. CPU峰值浮点计算性能 = CPU核数 CPU频率 每周期执行的浮点操

上一次设计的动态扫描数码管显示电路模型如上,这是一个32位并行数据[31:0]disp_num选通输出并行数据[7:0]select和[7:0]段选的电路.因此需要输出16个信号 而在开发板上的电路与这个的接口不同,如下: 这个开发板设计的fpga只有有三个输出,接到2片级联的74HC595芯片上,并行输出段选和位选数据. 这三个输出分别为:DIO(串行数据),SCLK(与74HC595匹配的时钟信号),RCLK(锁存器使能信号) 因此,想要在这片开发板上控制数码管显示,就得修改代码. 在上一次

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那

最近由于项目需要,要将bit文件固化到zedboard的flash中,使程序上电自启,断电不丢失. 我们知道,一般板级调试的时候都是直接下载bit流到FPGA就行,固化到Flash的话,也是先生成.mcs文件,然后下载到Flash即可. 但是在经过反复尝试之后,发现对zynq系列好像行不通. why?这得从zynq的启动流程说起. 一.ZYNQ的启动流程 ZYNQ7000 SOC 芯片可以从 FLASH 启动,也可以从 SD 卡里启动, 本节介绍程序 FLASH 启动的方法.Zynq7000 S

转, 来源: http://www.sohu.com/a/204640373_740053 可编程的“万能芯片” FPGA——现场可编程门阵列,是指一切通过软件手段更改.配置器件内部连接结构和逻辑单元,完成既定设计功能的数字集成电路. 一.FPGA简介 FPGA(Field Programmable Gate Array)于1985年由xilinx创始人之一Ross Freeman发明,虽然有其他公司宣称自己最先发明可编程逻辑器件PLD,但是真正意义上的第一颗FPGA芯片XC2064为xilin

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的.笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅,还是第一次正视功耗这码事儿,由于项目时间比较紧,而且xili

英文论文链接:http://cadlab.cs.ucla.edu/~cong/slides/fpga2015_chen.pdf 翻译:卜居 转载请注明出处:http://blog.csdn.net/kkk584520/article/details/47450159 [0. 摘要] CNN已经广泛用于图像识别,因为它能模仿生物视觉神经的行为获得很高识别准确率.最近,基于深度学习算法的现代应用高速增长进一步改善了研究和实现.特别地,多种基于FPGA平台的深度CNN加速器被提出,具有高性能.可重配置

编程方式多种多样,解释这几种方式的原理,方便做后续的回答: 一.脱机 脱机的意思就是脱离PC机,有很多芯片必须连接PC才能烧录,比如某些FPGA芯片.MCU芯片.NAND Flash芯片等.脱机和在线是可以共存的,比如某些简单的MCU可以把程序下载到编程器里面,你可以带着编程器去任何地方,对芯片或者板子进行编程.比如P800-ISP,SmartPRO 5000U-PLUS等产品. 二.在线编程 在线编程准确的应该叫在板上编程,通过芯片的固定接口,对芯片进行程序更新.这种形式的编程都是由芯片调试端

小梅哥编写,未经许可,严禁用于任何商业用途 2018年7月2日星期一  soc fpga的烧写和固化方式与传统的纯fpga固化方式即存在形式上的相同,也存在细节上的差异,特整理此文. AC501-SoC开发板在上电时能够根据启动设置开关的设置,选择从EPCS或者HPS中启动.具体是通过EPCS还是HPS启动,由一个6位拨码开关通过设置不同的值来决定. 配置方式 MSEL0~4 MSEL5 描述 AS 10010 未使用 FPGA从EPCS配置 FPPx32/ Compression Enable

目录 1. 常见问题 2. 常见的复位方式 3. 合理的复位设计 3.1 复位电平 3.2 异步复位同步化 3.3 恰到好处的复位 4. 补充 4.1 所谓的上电初始化 参考文献 一开始接触到FPGA,肯定都知道"复位",即简单又复杂.简单是因为初学时,只需要按照固定的套路--按键开关复位,见寄存器就先低电平复位一次,这样一般情况可以解决99%的问题,甚至简单的设计,就不可能有问题.复杂是因为复位本身是对大规模的硬件单元进行一种操作,必须要结核底层的设计来考虑问题. 1. 常见问题 自