在Vivado下在线调试是利用ILA进行的,Xilinx官方给出了一个视频,演示了如何使用Vivado的debug cores,下面我根据这个官方视频的截图的来演示一下: 官方的视频使用的软件版本为2012.2,不过在2015.3下也是差不多的. 第一步:标记需要debug的信号 例如: VHDL:attribute mark_debug of sineSel  :  signal is "true"; attribute mark_debug of sine       :   si

利用FPGA调试光纤接口接口: 由于与项目需要,前段时间调试了光纤接口,记录一些设计经验. 设计中采用FPGA控制光纤模块完成光纤数据的收发,FPGA采用Xilinx公司的Spartan6 LX45T,由于其内部自带的2个GTP收发器,能作为多种高速通信协议(千兆以太网.PCI-E,SATA等)的桥梁,且Xilinx提供了免费的IP核,设计比较方便. 首先,建立ISE工程,添加GTP核,(该过程可参考Xilinx提供的文档:LogiCORE IP Spartan-6 FPGA GTP Trans

FPGA调试技巧 八月,一直在debug, 编译,查信号,几乎没机会,也没心思停留下来看点东西,静心思考,做点笔记.今天,在硬盘上翻到了保存已久,但一直没想起来读的一本手册.这是我初入职场,决定从硬件工程师转FPGA的岗位时下载的,当时想着要是读完verilog那些事,FPGA STORY系列,出去找FPGA的工作岗位,我肯定会更有信心吧.结果呢,初次接触FPGA,很多知识还不具备,使得我读起这些书来很困难,缺乏具体的调试经验,当然也缺少对作者感同深受的那份体验,但是我能感觉到,作者对这套教程花

1.在SignalTap II Logic Analyzer(stp)观测信号,需要将待观察寄存器.网络节点的综合器属性设为synthesis noprune和synthesis keep,防止综合器将这些信号省略.删除掉(因为这些信号可能是Fanout Free的,不驱动顶层文件输入输出). 2.在编译过程仔细看警告(Warning)和特别警告(Critical Warning)信息,有的设计上的失误可能导致信号无法观测.比如Verilog赋值语句中等号左边的信号位宽是21位,而等号右边信号位

需求说明:Lattice系统FPGA入门 内容       :Lattice与Altera.Xilinx对比 来自       :时间的诗 1.Lattice与Altera.Xilinx对比 lattice的FPGA是基于EEPROM的,在你设计的时候程序不会因为你掉电而消失 而altera的和xilinx的都是基与SRAM的,程序会因为你掉电而消失,当然你可以外置EEPROM或者FLASH.下载入编译工具生成的POF文件,同样可以达到掉电不消失的效果.至于开发环境,lattice的ispLEV

这几天在FPGA调试与SD通信,读SD卡里的图片,之前接触32时没有去研究过SD卡,不太熟悉操作流程,在网上找了很多资料,也看了几个32开发板的资料,但大多数都讲得不是特别清楚,只能瞎操作了一番,在别人的代码做了修改,能初始化成功,但是读数据一直有问题,加上用Arria 10在Quartus下编译比较慢,下载验证也比较慢,调了好几天才调好,在此总结一下,读操作按照SD协议来,读单块发送CMD17,加扇区地址,加一字节FF如下: 发送读操作指令后,SD会有一字节00应答,这一点很重要,我在找资料过

作者:桂. 时间:2018-05-03  21:16:03 链接:www.cnblogs.com/xingshansi/p/8987608.html 前言 FPGA调试需要抓取特定信号,一个直观的思路是:保存抓取的信号,事后分析/ 或者 导出实测数据,用作后续算法仿真验证. 本文简要记录数据的导出及读取. 一.信号导出 (1)把想要观测的信号线加入在线逻辑分析仪中.(2)上板测试,trigger到想要的实时数据,用一句TCL语句保存为ila格式的文件,那句话是write_hw_ila_data

作者:桂. 时间:2017-08-07  06:47:31 链接:http://www.cnblogs.com/xingshansi/p/7297482.html 前言 Chipscope在FPGA调试中被用来观察内部信号,程序里加入Chipscope相当于有了数字示波器. 本文主要记录Chipscope的基本操作,以及如何借助MATLAB对Chipscope的数据进行分析. 一.Chipscope使用 A-Chipscope简介 参考:ug029_ChipScope Pro 11.4 Soft

0. ILA概述在FPGA开发中,当我们写完代码,进行仿真,确定设计没有问题后,下载到硬件上一般都能按照我们的设计意愿执行相应功能.但这也并非绝对的,有时候你会遇到一些突然情况,比如时序问题或者仿真时我没有考虑到某种情况,但实际中它确实存在的,这就会造成功能上的错误了.也有时候你的设计似乎你没法进行仿真或者做起来很费劲,比如设计一个SDRAM或者DDR控制器,让你相应写一个SDRAM或者DDR之类的模型进行仿真,这时候是不是就很为难了哈哈. 所以在很多时候,一个FPGA工程师应该学会使用在线调试

最近在调试LATTICE  FPGA 做的视频板子,颇不顺利,所以记录下来作为以后的参考: 1.FPGA的IO口不是所有的都是双向的,有些有特殊作用的是单向的. 在查阅 LatticeECP3-17EAPinout.CSV 之后, 发现在LEF3-17EA-FN484C中,有以下几个管脚是单向的: C4  G7  G6     : jtag 管脚 C14  C15  B15   B16  :编程管脚 K1   L5   L1   K6   N17  M18   :PLL的反馈(fb)管脚 AB2

近期需要调试fpga驾驶,整个是非常蛋疼.dev_dbg 我想用这个作为没有成功调试输出,它已被彻底打垮! 反射... 现在基于以下设置是不相关的打印,和网上说的有些出入,问题还得研究下. 驱动程序调用dev_dbg的地方 打卡debug功能 watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQvbHViaW5nMjAwNDQ3OTM=/font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70/gravi

FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3.在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块,并通过 MIG 的 GUI 图形界面完成相关配置. 首先,建立ISE工程,并添加MIG IP核, 接下来进行MIG IP核配置,这里列出主要的部分, 这里选择DDR的类型,并选择使用Spartan6的哪一个bank,一般选择左边的bank, 这里设置DDR3的时钟频率以及DDR3的设

2010-09-11 22:49:00 昨天淘宝准备买块fpga核心板学习,为了练习焊接,我让老板给我散料及pcb板自己焊接. 一,在物料到之前的准备: 我先设计了一下焊接测试计划 1,检查电路板:特别是TQFP-144芯片引脚引出线. 2,研究原理图,一块一块看懂.如果有些外围测试电路就可以不用焊接了. 3,决定焊接顺序.先焊接焊接稳压ic,3.3v及外围.便于测量及时发现问题.再焊接1.2v稳压外围,进行并进行测量. 4,焊接TQFP-144芯片.并进行电压.GND及相邻引脚间短路测试. 5

好久不见,因为博主最近两个月有点事情,加上接着考试,考完试也有点事情要处理,最近才稍微闲了一些,这才赶紧记录分享一篇博文.FPGA驱动4x4矩阵键盘.这个其实原理是十分简单,但是由于博主做的时候遇到了一些有意思的情况,所以我个人觉得值得记录分享一下. 首先找了本书看了下矩阵键盘的驱动原理,一般来说4x4矩阵键盘的原理图如下,有四根行线和四根列线,行选通和列选通可以确定键盘上的一个位置.从原理图上看出,在没有操作的情况下,行线上接了一个10K的上拉电阻接vcc,这使得键盘在没有按下时,四根行线始终

1.若是读者第一次做板子,强烈建议画完PCB板后将PCB图打印出来,然后对照你买的芯片将芯片放置对 应的位置,然后查看所有的封装格式适不适合,否则等你做出板子来后再试,为时晚矣.笔者虽然知道要这么 做,但是笔者第一次发给工厂做回来的PCB发现有一个芯片封装画大了,而且那个芯片还是贴片封装的,这让 笔者心痛不已,300多大洋就这么要毁于一旦了. 2.在参考别人的电路时一定要注意,你想用的芯片型号的电路适不适合你参考的电路图,若是完全一致,那么可以直接照抄照搬,若是不一样,这时候要非常注意电路的设计

简介工具篇系列的第三本教程,讲述各种与SignalTap II 有关的调试技巧. 目录[黑金原创教程] FPGA那些事儿<工具篇III>:File01 - 上线调试与下线调试[黑金原创教程] FPGA那些事儿<工具篇III>:File02 - SignalTap 扫盲[黑金原创教程] FPGA那些事儿<工具篇III>:File03 - SignalTap 启动![黑金原创教程] FPGA那些事儿<工具篇III>:File04 — 上调的思想准备[黑金原创教程

还有几天就要交文章终稿了,三年的研究生生活也快要结束了,时间飞快,岁月如梭,但学习技术的热情仍然不能松懈,不懂的东西太多,需要实时保持奋斗!!过些天会继续更新<FPGA全程进阶---实战演练>内容,此电子书是笔者三年所做过的一些项目总结,又有擅长记录的习惯,于是整理成博客. 过些天会更新的内容有C++学习初步,友晶科技 DE1-Soc板卡学习笔记,Altium Designer画板技巧,在去下一家之前尽量更新完毕. 今天讲一下Signal Tap II的使用. 1 基础知识讲解 本章主要是讲解

首先介绍一下我的硬件平台:使用的开发板为米联客出的MIZ702,这个开发板与ZedBoard是兼容的. Vivado硬件调试有几种手段:ILA(集成逻辑分析器Integrated Logic Analyzer).VIO(虚拟I/O Virtual Input/Output).Jtag-to-AXI等,本方法主要使用了ILA . 本实验系统使用了两种调试手段:ILA和VIO,ILA的引入方式又用了两种,一种是标记Debug mark,一种是添加ILA_IP两种方式我认为是一致的.其中ILA-IP抓

一.前言 Xlinx的ZYNQ系列SOC集成了APU.各种专用外设资源和传统的FPGA逻辑,为ARM+FPGA的应用提供助力,降低功耗和硬件设计难度的同时极大提高两者间传输的带宽.之前在研究生课题中使用过ZYNQ搭建环路系统对算法进行板级验证,但并没有深入使用和理解这个异构平台,今天算是对入门的总结.一款SOC的入门必然是GPIO的使用,而中断则是MCU能保证实时性的必杀武器.硬件调试难度高一直是FPGA的痛点,集成ARM的FPGA更是如此,cross-trigger调试有效地解决了这一问题,所

扇入.扇出系数 扇入系数是指门电路允许的输入端数目.一般门电路的扇入系数为1—5,最多不超过8.扇出系数是指一个门的输出端所驱动同类型门的个数,或称负载能力.一般门电路的扇出系数为8,驱动器的扇出系数可达25.扇出系数体现了门电路的负载能力. 灌电流.拉电流 当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高.当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流.简单的理解就是逻辑门的输入(灌电流)和输出电流(拉电流). 上.下拉电