选中希望以模拟波形显示的信号,右击选择format—>Analog(automatic) 如果你的数据是用无符号数表示一个完整的波形的,那么可能显示出来的波形样子是下面的样子,不过不要紧,这是因为modelsim默认是按照有符号数据解析波形数据的缘故,我们可以再进行一次设置修改. 选中希望显示波形的信号,右击,选择Radix—>Unsigned. 设置完成后,波形就如下所示了: 是不是发现虽然波形已经是完整的正弦波了,但是波形有部分却跑到其他信号的地盘去了呢?这也不要紧,是模拟波形的显示范围设

在Modelsim的波形中查看值时,可以利用右键选择变量的数据类型.如果变量值为0,可以选择unsigned类型观察,可以1位显示0. 长度较大的数据以十六进制显示时,即使值为0,也依然显示为长度较长的数据.

1. 建一个总文件夹,如cnt2. 为源代码,测试台文件,仿真各建一文件夹.如src,tb,sim3. 编写源代码,testbench.如cnt.v,tb_cnt.v文件,同时文件名里的模块名与文件名相同,如module  cnt(  ), module  tb_cnt(  ).4. 再sim文件夹里加入tb.f文件:../tb/tb_cnt.v                                 ../src/cnt.v                              

1 设计内容 本设计是基于FPGA的音频信号FIR低通滤波,根据要求,采用Matlab对WAV音频文件进行读取和添加噪声信号.FFT分析.FIR滤波处理,并分析滤波的效果.通过Matlab的分析验证滤波效果后,将叠加噪声信号的音频信号输出到txt文件里.然后使用Matlab语言编写滤波器模块和测试模块,通过Modelsim软件读取txt文件的数据,将数据送入滤波模块,最后将滤波的结果输出到txt文件里,最后用Matlab将处理的结果从txt文件读出.显示.FFT分析用Verilog设计的FIR滤

因调试需要,进行后仿真,ISE生成的sim文件和sdf文件 `timescale ns/ ps module lut_dly ( clkout, fpga_clk, config_in ); output clkout; input fpga_clk; : ] config_in; wire clk_in; wire dly1; wire config_in_4_IBUF_49; wire config_in_5_IBUF_50; wire dly2_0; wire dly3; wire con

注:本设计的参数为:D=2,R=5,N=3:时钟频率为50mhz,输入信号为有符号8位,根据公式bmax=bin+N*log(2,R*D):可以得到bmax=18: 1,cic抽取滤波器原理 网上资料一大堆,不说了.重点在于传递函数,以及各个部分的结构. 2,simulink仿真 模型图 频谱仪显示结果 3,cic滤波器verilog 代码 module cic_dec(clk,rst_n,datain,dataout);input clk,rst_n;input [7:0] datain;ou

下面内容摘自<步步惊芯--软核处理器内部设计分析>一书 12.4 ICache中的特殊寄存器 通过ICache的接口可知其具有特殊寄存器,而且是不可读的特殊寄存器,OR1200处理器中ICache实现的特殊寄存器如表12.1所看到的. watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQvbGVpc2hhbmd3ZW4=/font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70/gravity/Sout

总结一下问题: 1) http://www.cnblogs.com/sepeng/p/4137405.html  基于FPGA的DW8051移植(一)里面用modelsim观测波形发现程序进入了idata区间初始化循环中跳转不出来,没有进入用户程序这一块. 2) http://www.cnblogs.com/sepeng/p/4141072.html 基于FPGA的DW8051移植(二)里面将idata区间初始化去掉,程序进入了用户程序却发现在执行DelayMs 函数的时候,循环执行完毕,在最后

阅读 RAM-Based Shift Register(ALTSHIFT_TAPS) IP Core User Guide 说明:本文档自带测试工程: DE_ALTSHIFT_TAPS.zip 1.支持单bit与多bit传输模式 可以理解为:一个时钟周期内,可以传送1bit数据,也可以传送多bit数据. 2.关于taps 的理解 Taps 相当于把整串数据分段,而且必须要遵循等分的原则,taps的最高位段的数据存储的是这串数据的第一个数据. 3.参数配置 4.仿真与分析 解压工程文件得到: 关于

关于RGB Resampler IP核的测试 1.RGB Resampler功能描述 将输入的RGB数据流转换成其它格式的RGB数据流. 2.功能验证 设置源图像像素数据为:3X4格式. 设置RGB Resampler参数如下图所示,将24-bit RGB格式转换为40-bit RGBA格式. 顶层文件的编写: module top( clk_clk, reset_reset_n, video_rgb_resampler_avalon_rgb_source_ready, video_rgb_re

source code window: 提供了一个比较友好的界面,将整个设计的source code按设计的层次结构以树状排布,并且可以在代码上反标仿真结果,支持查找.寻找驱动等一些debug常用的操作 schematic window: 将设计原代码提取成电路图,有Hierarchy和Flatten两种方式显示,并且能够提取电路的一部分单独显示,或者是提取某个信号的输入/输出电路等,能够很方便的查勘信号.模块之间的电路关系,同样也可以反标仿真结果: waveform window: 可以载入v

下面内容摘自<步步惊芯--软核处理器内部设计分析>一书 WB_BIU模块是OR1200处理器与外部Wishbone总线连接的接口模块.15.1节给出了WB_BIU模块的对外连接关系,并指出WB_BIU模块的三个作用.由于OR1200处理器支持Wishbone B3版本号.所以在15.2节介绍了Wishbone B3版本号中的寄存反馈总线周期,重点说明了当中的周期类型识别地址标签CTI_O/CTI_I.突发类型扩展地址标签BTE_O/BTE_I的作用. 15.1 WB_BIU模块的对外连接关系

一.按键抖动原理 按键抖动原理:按键存在一个反作用弹簧,因此当按下或者松开时均会产生额外的物理抖动,物理抖动会产生电平的抖动. 消抖方法:一般情况下,抖动的总时间会持续20ms以内,按下按键后,等20ms过去了再取键值就行了. 市面上有多种按键消抖的方法,我对比了各家的代码,发现有两种方法非常好用,其原理略微的不同.同时将小梅哥FPGA中的task任务和仿真模型的概念一并记录下来. 二.第1种按键消抖 只对按下侧的抖动进行消除,弹起的就不管了,因为我们使用按键时要的也是按下后的键值.输出为1cl

偶然在 QQ 群里看到一个大佬发的 Modelsim 波形显示字符,闲着没事拿来玩玩,并将改良过程也整理一下. 一.字符点阵产生 软件采用 PCtoLCD2002,打开后不需要设置,直接打字然后点击[生成字模],然后复制产生的字模. 二.字模调整 复制之后的字模如下所示: 将字模中的提示信息.标点符号.注释都删除.并且将相邻两个数据调整为一个数据,并将调整后的所有数据调整为一列,如下所示: 调整完后将该文件重命名并修改后缀为[char.hex],供后面 Verilog 读取该文件. 三.代码设计

引子:ModelSim是HDL仿真软件,Debussy是波形查看软件:搭配使用,相当爽.此处所谓快速查看前仿真波形仅为抛砖引玉,大家不要拘泥于此.两款软件的功能都很强大,请自行研究. 注:本篇博文的软件环境为:Debussy 5.3v9 + Modelsim SE 6.5 配置篇 1 安装.和谐软件.略. 2 拷贝文件..\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll至文件夹..\modeltech_6.5\win32. 3 取消文件.

可以通过张贴复制变量名在Modelsim波形窗口复制信号.

sim.do文件 quit -sim set PATH1 D:/Program/modelsim/vivado_lib set PATH2 D:/Program/Vivado/Vivado/2014.4/data/verilog/src vlib work vmap work $PATH1/simprims_ver vlog $PATH2/glbl.v vlog +acc -work work -f ../src/verilog.f ##vcom +acc -work work -f ../sr

在使用Verilog编写有限状态机等逻辑的时候,状态机的各个状态通常以参数表示(如IDLE等).当使用ModelSim仿真的时候,状态机变量在wave窗口中以二进制编码的形式显示,如下面所示,这种显示形式不是很直观,但我们可以使用ModelSim提供的命令将状态机变量以“文本”形式的参数名显示,从而有利于调试. 下面以一个实例来说明. 代码来源:http://www.cnblogs.com/oomusou/archive/2011/06/05/fsm_coding_style.html 源文件:

0. 简介 在使用QuartusII软件的过程中,经常地需要跑仿真,那么说到仿真就不得不说Modelsim这个仿真软件了,我们这里介绍下该软件在QuartusII中的使用方法. 1. 建立Quartus和Modelsim的连接      如果是首次使用,需建立连接.Tools->Options->EDA Tools Option,在Modelsim-Altera处选择应用软件路径.比如“D:\altera\13.0\modelsim_ae\win32aloem”这种. 2. 建立测试文件  

Modelsim是一款优秀的FPGA仿真软件,这里记录一下Modelsim的基本使用. 一.联合仿真 联合仿真,即Quartus ii自己调用Modelsim,Modelsim自动出现仿真波形. 1.Modelsim软件的路径设置,一次设置好,以后就不用重复设置了.打开Quartus ii,点击Tools --- Options --- EDA Tool Optinons,将modelsim的安装路径填写进去.我这用的是QuestaSim,和Modelsim是完全没有区别的.为了防止遗漏,我把下