最近用Quartus 15.0配合Modelsim SE 10.4的64位版本,简直就是闪电一般的仿真速度.但是众所周知,SE版本最大的问题就是每次由Quartus自动调用时,都要重新编译所使用的器件库,特别是使用Stratix等含有收发器.PCIE硬核等单元时,仿真库编译时间实在太长.为了避免这个问题,一个方法就是采用Modelsim Altera版本,其含有已经编译好的Altera器件库,但是存在软件需要破解和仿真速度慢的问题.最近研究了很久,终于完美地解决了这个问题. 需要的工具:Quar

当对目标模块进行RTL描述后,习惯先会用Modelsim做一下功能仿真.当我们写好Tensbench文件,直接在Modelsim SE中对源文件(design和Testbench)进行编译时,如果源文件中存在相应的语法错误或者逻辑错误,一般都会提示错误大概存在于哪一行,我们找到对应的行修改代码就行了.但是对于有些错误,比如语句中误输入了中文字符(像中文空格),Modelsim编译器只是提示出错,但是不提示错误所在的行数,这样就不利于我们查错.后来我重新在Quartus II中对源文件进行编译,此

最近遇到个问题, 使用二位数组方式定义了一个RAM ,但是软件每次 都是使用逻辑单元综合 这块memory  , 在ALTERA的网页上 找到了 方法,,在定义的 memory前面加一句画 (* ramstyle = "M4K" *) reg [0:7] my_ram[0:63]; 具体 详情 访问 http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_file_dir_ram.htm

Quartus ii是针对Altera FPGA的一款EDA软件,在此以一个led闪烁工程来简单说一下基本操作: 一.注意事项 Quartus ii最大的注意事项就一点:工程名称以及工程里面的文件名称,都不能出现中文! 二.工程建立 1.新建一个文件夹,并在里面按照自己习惯新建一些常用的文件夹,以后查看时会很方便.我的建立如下: doc : 相关资料 img : 图片文件 prj : 工程文件 rtl : 代码文件 test : 测试文件 2.代码编写.因为quartus ii自带编译器不是很好

  声明:本文为黑金动力社区(http://www.heijin.org)原创教程,如需转载请注明出处,谢谢! 黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html <FPGA那些事儿-Modelsim仿真技巧>REV4.0 PDF下载地址: http://www.heijin.org/forum.php?mod=viewthread&tid=22730&page=1&extra=#pid165

在Quartus SignalTap 工具中加入信号,发现加入的信号变成红色,如图所示的data_slave[7..0]: 这样的信号是没有办法观测的,不会根据SignalTap 的Clock和Trigger进行更新,原因是Synthesis过程将它省略, 添加综合选项(Synthesis Attribute)可以让综合器保留这些对顶层模块输入输出没有帮助的信号,常用的有: wire[:] cnt/*synthesis keep*/; // Keep the Entity of Wirereg

命题:设计一个三变量表决器.真值表如下: 可以写出并简化得出公式:F=AB+BC+AC. 以下是两种算法: 第一种:仅从算法方面描述为:A.B.C的和大于1则输出结果为1,否则为0:源码如下: module vote_c(a,b,c,result); input a,b,c; output result; reg result; always @(a or b or c or result) begin ) result=; else result=; $display("a,b,c,resul

1. Testbech总是用reg去驱动DUT的input端口,因为需要在仿真期间设置和保持输入端的值(例如在initial中设置初值,在always中设置激励值): 2. 避免对局部reg在定义时赋值,尽管这在计算机语言中很常见.例如: always @(...) begin : XXX ; c = ...; end 上面的代码中,定义时赋值会使得c仅在初次进入always时被赋值为0,其后的值因reg特性而得以保留,从而综合工具(至少quartus)会综合出组合环路.改成如下形式即可: re

下图是比较传统的系统设计开发板的设备图 由于元器件比较多,成本,复杂性和功耗都比较高,所以需要一种新的方案来降低成本和复杂性. ALTERAL  就提供了一种SOPC解决方案,将系统的I/O.CPU和DSP集成在了FPGA内部,降低了开发的成本. 对于FPGA内部,ALTERA集成 了一个可开发的32位RISC软核处理器NIOS II,其器件设计具有以下特点: NIOS II 处理器和所用的外设都是使用硬件描述语言编写: 可以布置在ALTERA全系列的FPGA上: 使用quartus II 进行

今天摸索了一下hdl coder的使用方法,各个步骤主要是照猫画虎,有些地方还是不理解,先总结一下: 1.要想调用quartus或者Xilinx综合布局布线需要先设置,设置的方法有两种,命令窗口输入 hdlsetuptoolpath('ToolName', 'Altera Quartus II', ... 'ToolPath', 'D:\altera\10.1\quartus\bin\quartus.exe');或者在matlab安装目录下找到toolbox\local新建一个startup.m

分别尝试采用Quartus和ISE调用第三方综合软件Synplify进行综合. [软件版本] Quartus II 13.0 (SP).ISE 14.4 .Synplify 201303. [问题描述] 一开始两个软件调用均显示不成功,quartus显示encountered errors,ISE显示failed. [解决方法] 要正确设置软件的安装路径. Quartus的设置: ISE的设置: 转载自:http://www.cnblogs.com/waimen/p/5870807.html

分别尝试采用Quartus和ISE调用第三方综合软件Synplify进行综合. [软件版本] Quartus II 13.0 (SP).ISE 14.4 .Synplify 201303. [问题描述] 一开始两个软件调用均显示不成功,quartus显示encountered errors,ISE显示failed. [解决方法] 要正确设置软件的安装路径. Quartus的设置: ISE的设置:

这两天做综合后仿真,发现FPGA器件库又不会加了,无奈上网找方法.说起来不好意思,很早就接触Modelsim这个仿真软件了,可是没有好好琢磨.把这两天找的方法贴出来,再加上自己的理解,以后忘了可以上博客翻翻,也适合新手看.(这个办法是quartusII综合完后启动Modelsim仿真综合后的网表,要是quartusII里直接启动Modelsim需不需要加库不清楚,我没试过) -----------------------------------转载分割线---------------------

引言 图像视频处理等多媒体领域是FPGA应用的最主要的方面之一,边缘检测是图像处理和计算机视觉中的基本问题,所以也是最常用的,随着数据量的不断增加以及对实时性的要求,一般软件已经不能满足实际需要,这时,就需要专门的硬件来实现加速.本小节就实现一个简单的sobel边缘检测加速器,为了便于对比,我们还编写对应的软件算法. 1,基本思想与算法 Sobel检测法通过一个叫做卷积的过程来估计每个像素点每个方向上的导数值.把中心像素点和离它最近的八个像素点每个乘以一个系数后相加.该系数通常用一个 的卷积表(

js对数组元素去重有很多种处理的方法,本篇文章中为网络资源整理,当然每个方法我都去实现了:写下来的目的是希望自己活学活用,下次遇到问题后方便解决. 第一种 function oSort(arr){ var result={}; var newArr=[]; for(var i=0;i<arr.length;i++){ if(!result[arr[i]]){ console.log(result[arr[i]]); //看看输出的是什么 newArr.push(arr[i]); result[a

1,业务描述前序? 需求来源于,公司的运营部门.本人所在公司(私营,游戏行业公司),从初创业,我就进入公司,一直致力于服务器核心研发. 公司成立块3年了,前后出产了4款游戏,一直在重复的制造公司游戏对应的游戏后台管理工具(web版本): 今年年初公司成立里运营部门,不仅开始运营公司自己产品也代理了其他公司产品.越来越觉得做出统一的平台管理和游戏后台管理工具迫切需求: 既然有需求,就有市场,就需要研发: 2,重复造轮子 既然是统一的管理平台,问题来了,可能做过游戏或者游戏后台相关的人员都知道,管理

一.多表查询综合练习 1.  列出高于在30部门工作的所有人员的薪金的员工的姓名.部门名称.部门编号.部门人数 分析: 需要的员工信息: |-emp表:姓名.部门编号 |-dept表:部门名称.部门编号 |-emp表:统计部门人数 确认关联关系: emp.deptno=dept.deptno 1)    查询出在30部门工作的所有人员的薪金 ; 2)    找出工资大于30部门的员工的姓名.部门编号(返回多行单列数据,在where子句子查询) select e.ename, e.deptno,

在开发阶段,经常需要改代码,而且往往只改局部代码,但是编译的时候,通常会全部重新编译,这会很浪费时间,使得开发效率大大降低.那么有没有一种方法能够降低不必要的编译时间呢?通过查询Quartus II Handbook Version 9.1 Volume 1: Design and Synthesis手册,找到了方法,那就是采用incremental compilation方式.其实这种想法就是将已有编绎的成果保持不变,因此需要将整个设计进行模块化,如果整个设计就是相互耦合,水乳交融,那么好像用

Quartus II 9.0版本的时候软件还有自带的仿真工具,现在安装的是11.0以上版本,才发现 Quartus II 11.0以上取消了软件自带的波形仿真工具,因此需要波形仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim,总觉得各种麻烦和不习惯,一度有想换回9.0版本的冲动,但是想想技术总是往前发展的,既然Quartus 取消了自带的仿真,而使用专业的仿真工具Modelsim总是有其自己的道理,所以还是决定学习新技术.经过几天的学习加练习,总算是熟练了一

最近要用到Synplify,但以前没使用过,无基础,找到一篇帖子,隧保存下来. 本文转自:http://blog.sina.com.cn/s/blog_65fe490d0100v8ax.html Synplify 使用过程中最常用的选项及命令的介绍.一. 状态机相关(1)FSM Compiler Option FSM Compiler是一个全局选项.勾选此选项之后Synplify Pro会自动检测代码中的状态机,根据状态数量的不同选择不同的编码方式.状态数量在0~4之间采用顺序编码(Sequen