https://mp.weixin.qq.com/s/Nj_d3hwgNX4kWVtKsqMSWg   ​​   硬件模型编程,即Hardware Model Programming.在RTL抽象级别,硬件模型使用RTL代码描述.所谓编程指的是编写RTL代码.   程序 = 数据 + 算法   所以可以从两个方面来看硬件模型编程的局限性. (以Verilog的RTL编程为例)   一. 数据能力   1. 数据表达能力   Verilog的RTL编码,数据只能使用一个个的wire和reg变量表达

Block Design 小技巧之添加RTL代码到block_design 1.首先得打开Block Design,右击RTL文件,才会出现Add module to Block Design选项. 2.点击Add module to Block Design选项,有可能会报出如下错误: 3.官方论坛解决方案: 4.在tcl命令行中输入: set_property source_mgmt_mode All [current_project] 5.可以成功将RTL代码添加到BD中

2013-06-23 20:15:47 ISE综合后可以看到RTL Schematic,但我们知道在RTL编码时,要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”.对于一个简单的设计,比如一个触发器,综合后的RTL电路可能只有一个instance,就是触发器,很直观.但对于一个比较大的设计,RTL Schematic就比较复杂,包含了很多instance,怎么知道RTL Schematic中的instance与哪段代码对应呢,也就是如何找到感兴趣的instance在RTL代码中的de

2013-06-23 21:34:03 要知道“我写的这段代码会综合成什么样的电路呢”,就要搞清楚RTL图中每个模块的功能,从而将代码与硬件对应,判断综合后的电路是否与预期的一致.如何做到? 之前查了很多资料都无解,偶然的机会,发现借助器件的Libraries Guide for Schematic Designs可以解决这个问题. RTL代码进行综合可以得到硬件的实现,在RTL schematic可以看到代码是用器件的library中哪些element实现的.下面进行详细说明. 在ISE的RT

二.RTL级低功耗设计 前面介绍了系统级的低功耗设计,换句话说就是在系统级降低功耗可以考虑的方面.系统级的低功耗设计,主要是由系统级设计.具有丰富经验的人员实现,虽然还轮不到我们设计,我们了解一下还是比较好的.我们前端设计人员的重点不在系统级设计上面,而是在RTL级(及综合)上面.下面我们就来介绍RTL编码与逻辑综合的低功耗设计,重点是门控时钟和操作数隔离技术.今天主要是讲解操作数和一些常见的方法:门控时钟由于内容比较多,所以写在后面. (1)并行与流水的选择 对于某一个功能模块,我们可以通过并

二.RTL级低功耗设计(续) 前面一篇博文我记录了操作数隔离等低功耗设计,这里就主要介绍一下使用门控时钟进行低功耗设计. (4)门控时钟 门控时钟在我的第一篇博客中有简单的描述,这里就进行比较详细的描述吧.我们主要学习门控时钟电路是什么.什么使用门控时钟.综合库里的门控时钟.如何使用门控时钟.对门控时钟的一些处理.手动插入门控时钟.我们重点介绍如何使用门控时钟和门控时钟的处理. ①门控时钟概述 门控时钟有两种方案:一种直接针对寄存器的时钟进行门控,一种对模块级别的时钟进行门控.相比之下,直接对寄

////////////////////////////////////////////////////////////////////////////////// // // The ZYNQ FIFO slave settings: // - implements write state machine for 32-bit addressable AXI slave // - provides settings for state of per-stream fifo pointers /

OpenCV 图像处理是基于存储器帧缓存而构建的, 它总是假设视频帧数据存放在外部 DDR 存储器中. 由于处理器的小容量高速缓存性能的限制, 因此, OpenCV 访问局部图像性能较差. 并且, 从性能的角度来说, 基于 OpenCV 设计的架构比较复杂, 功耗更高. 在对分辨率或帧速率要求低, 或者在更大的图像中对需要的特征或区域进行处理时, OpenCV 似乎足以满足很多应用的要求: 但是, 对于高分辨率和高帧率实时处理的应用中, OpenCV 很难满足高性能和低功耗的需求.      

使用Verdi理解RTL design 接触到一些RTL代码,在阅读与深入理解的过程中的一些思考记录 协议与设计框图 认真反复阅读理解相关协议与设计框图,一个design的设计文档中,设计框图展示了这个设计的核心框架,包括协议的整体框架.作者的设计思路和design的组成结构等. 1.根据协议理解设计框图 2.根据设计框图理解module 3.根据设计框图初步追踪输入输出关键信号 理解Schematic及module间的关系 结合设计框图,使用Verdi的Schematic功能,整体理清各个mo

CSR状态控制寄存器,每个hart都有自己的CSR.对于每个hart,可以配置的状态寄存器是4k.CSR寄存器的功能见:https://www.cnblogs.com/mikewolf2002/p/11314583.html CSR实现的rtl代码是e203_exu_csr.v,下面我们分析一下代码实现: 输出输入信号如下: module e203_exu_csr( input csr_ena, //csr readwrite enable signal from alu,csr读写使能信号,

其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入.输出,这样才能使得延时最小,从而更容易满足建立时间要求.我们在FPGA内部硬件结构中得知,IOB内是有寄存器的,且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚,这样就能够得到更小的延时,从而使时序更好.我们可以看到在没有指定的情况下寄存器的映射都是随机的,那么问题来了,如何才能指定寄存器映射到IOB中呢?我们依然用异步复位D触发器的例子来给大家演示. 如图1所示,我们回到工程界面点击“Assignment Edit

代码和硬件之间的映射关系是一个很奇妙的过程,也展现出人类的智慧.单片机内部的硬件结构都是固定的,无法改变,我们通过代码操作着寄存器的读写,来执行各种复杂的任务.FPGA的硬件结构并不像单片机一样是固定好的,而是由更加原始的基本逻辑单元构成,我们需要用HDL语言来描述我们要实现的功能,而并不需要关心硬件的结构是如何构建的,我们通过使用FPGA厂商的综合器来将HDL所描述的功能代码映射到我们的FPGA基本逻辑单元上,而这个映射的过程是综合器帮我们自动完成的,我们并没有直接用语言去操作这些基本逻辑单元

给大家推荐一款网页版的 Verilog代码编辑仿真验证平台,这个平台是国外的一家开源FPGA学习网站,通过“https://hdlbits.01xz.net/wiki/Main_Page” 地址链接进入网页,在该网页上可以进行Verilog代码的编写.综合,而且最后还能够仿真出波形来验证设计代码的正确性,该验证平台是基于Icarus Verilog(简称iVerilog,比较著名的开源HDL仿真工具,也有对应的安装版本)的,让你随时随地只需登录网页就能够享受Verilog编程仿真的乐趣! 一.官

组合逻辑和FPGA之间的映射关系我们知道了,那时序逻辑和FPGA之间又是一种怎样的映射关系呢?我们就以前面寄存器章节的例子来向大家说明,也一同把当时为什么用异步复位更节约资源的原因告诉大家.我们先来看一下同步复位D触发器的RTL代码,如下所示: 同步复位D触发器 //-------------------------------------------------- module flip_flop( input wire sys_clk , input wire sys_rst_n , inp

大家可能会有这样的疑问,我们编写的Verilog代码最终会在FPGA上以怎样的映射关系来实现功能呢?我们以一个最简单的组合逻辑与门为例来向大家说明.RTL代码如下所示: //-------------------------------------------------- module and_logic( input wire in1 , input wire in2 , output wire out ); //out:输出in1与in2相与的结果 assign out = in1 & i

既然我们可以指定寄存器放在IOB内,那我们同样也可以指定PLL的位置.首先要确保我们有多个PLL才行.如图1所示,我们所使用的EP4CE10F17C8芯片刚好有两个. 图 1 为了演示这个例子,我们使用pll工程,RTL代码如下所示: //-------------------------------------------------- module pll( input wire sys_clk , //系统时钟50MHz output wire clk_mul_2 , //系统时钟经过2倍

基于modelsim-SE的专业进阶仿真流程 通过<基于modelsim-SE的简单仿真流程>和<调用altera IP核的仿真流程>是否感受到仿真流程中的繁琐步骤,特别是在modelsim创建工程之后的步骤:编译.添加仿真信号.开始仿真.这三个步骤涉及到一大堆的鼠标操作,涉及到一大堆的窗口操作,由于RTL仿真过程是一个反复迭代的过程,同时要求覆盖到100%的功能测试,由此也要覆盖到所有状态机和条件判断的所有情况,由此,RTL的功能仿真功能需要不断的修改RTL代码,每次修改RTL代

前言 Modelsim是一款专业的仿真软件,特别是在Quartus II 11.0之后的版本,都没有配套自身的仿真软件,所以Modelsim成了在FPGA设计流程中的进行功能仿真的首选仿真软件之一. ModelSim为HDL仿真工具,我们可以利用该软件来实现对所设计的VHDL 或Verilog 程 序进行仿真,其支持IEEE常见的各种硬件描述语言标准.可以进行两种语言的混合仿真,但推荐大家只对一种语言仿真. ModelSim的版本很多,基本的有 PE.LE.SE版本,PE为个人版本,功能最少,支

1 复位后的启动地址 1) 复位后,启动地址在or1200_defines.v最后宏定义,atlys板子的目录:orpsocv2\boards\xilinx\atlys\rtl\verilog\include\or1200_defines.v OR1200_BOOT_ADR[31:28] (即最高4位)是 wishbone的从机地址,对应了wishbone从机ROM设备的从机地址. 从设备的内部地址是 0x100,即对应OR启动的地址. 2)在文件 orpsocv2\boards\xilinx\

Design partion Design partion常用于“增益变量(QIC)”,通过Design Partition对子模块进行“逻辑分区”,在Design Partition Window中最关键的一个设定是Netlist Type,它有四个可选值——Source File,Post-Synthesis,Post-fit,Empty(如上图中所标1,2,3,4,上图是为了将各Type全面的显现出来,而不是最终设定).它们各自的含义是: Source File:如果源代码未修改,则仅不重