完整教程下载地址:http://forum.armfly.com/forum.php?mod=viewthread&tid=86980 第4章   STM32H7工程模板建立(MDK5) 本章教程为大家介绍如何创建MDK5工程,配置方法以及经常用到的一些配置项. 4.1 初学者重要提示 4.2 第1步,创建工程文件夹 4.3 第2步,创建新工程 4.4 第3步,设置工程名和工程分组名 4.5 第4步,添加工程文件 4.6 第5步,Target Options配置 4.7 第6步,最后一步验证是否

STM32单片机在Keil5下仿真的问题解决及GPIO口初始化.使用 最近看了视频,里面有仿真,可以清楚看到GPIO口的数据变化,也想尝试下,DUG时却出现*** error 65: access violation at 0x40021000 : no 'read' permission,按照网上给的各种办法,包括修改memory map,以及其他各种办法,都无法解决,后来发现问题在下面这张图所示的位置: 这个图上红色框中的两个参数是我修改之后的,原来的值是软件安装之后的默认值: Dialog

0. 简介 在使用QuartusII软件的过程中,经常地需要跑仿真,那么说到仿真就不得不说Modelsim这个仿真软件了,我们这里介绍下该软件在QuartusII中的使用方法. 1. 建立Quartus和Modelsim的连接      如果是首次使用,需建立连接.Tools->Options->EDA Tools Option,在Modelsim-Altera处选择应用软件路径.比如“D:\altera\13.0\modelsim_ae\win32aloem”这种. 2. 建立测试文件  

写在前面:本博客为本人原创,严禁任何形式的转载!本博客只允许放在博客园(.cnblogs.com),如果您在其他网站看到这篇博文,请通过下面这个唯一的合法链接转到原文! 本博客全网唯一合法URL:http://www.cnblogs.com/acm-icpcer/p/9308863.html 本文先讲必备的基础知识,然后再重点关注如何看基于中断CPU的波形仿真. 一.中断与异常 1.什么是中断: 不可预知的干扰程序正常执行流程的事件.异常来源于CPU内部,如:除0错误:而中断来自于CPU外部,如

由于在意大利期间,用的xilinx公司的ZYBO板子,相应的软件用ISE,SDK.回国买了altera公司的板子,自然也要学习国内较流行的软件(TB大西瓜家,因此相关例程也是大部分引用他家).Quartus 9.1软件下载后,安装是还挺顺利.我是windows8.1系统,破解是费了一些力气.首先下载Quartus_II_9.0破解器.exe,运行解压缩,找到sys_cpt.dll,根据电脑的位数,假设你本是32位,却安装了64位,软件会提示打不开有错误,所以其实若不清楚自己电脑的位数,可以试试的

一.目的 研究Rb变化对Q点和Au的影响. 二.方法描述 仿真电路如下所示.晶体管采用FMMT5179其参数BF=133,RB=5Ω. (1)分別测量Rb=3MΩ和3.2MΩ时得UCEQ和Au.由于信号幅度很小,为1mV,输出电压不失真,故可从万用表直流电压(为平均值)挡读出静态管压降UCEQ.左边万用表显示Rb=3.2MΩ时的UCEQ,从示波器可读出输出电压的峰值. (2)输出电压峰值逐渐增大至20mV,观察输出电压波形的变化情况. 三.结果分析 (1)Rb=3MΩ和3.2MΩ时的UCEQ和A

Quartus II 9.0版本的时候软件还有自带的仿真工具,现在安装的是11.0以上版本,才发现 Quartus II 11.0以上取消了软件自带的波形仿真工具,因此需要波形仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim,总觉得各种麻烦和不习惯,一度有想换回9.0版本的冲动,但是想想技术总是往前发展的,既然Quartus 取消了自带的仿真,而使用专业的仿真工具Modelsim总是有其自己的道理,所以还是决定学习新技术.经过几天的学习加练习,总算是熟练了一

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vector source file 2.Verilog HDL assignment warn

(一) 背景介绍在传统的嵌入式系统软件按中通常实现 Delay(N) 函数的方法为:for(i=0;i<=x;i++); x--:            对应于N毫秒的循环值对于STM32系列微处理器来说,执行一条指令只有几十个ns,进行for循环时,要实现N毫秒的x值非常大,而且由于系统频率的宽广,很难计算出延时 N 毫秒的精确值.针对STM32微处理器,需要重新设计一个新的方法去实现该功能,以实现在程序中使用Delay(N). (二) STM32 SysTick 介绍Cortex-M3 的内

转载:http://www.cnblogs.com/imapla/archive/2012/09/10/2678814.html 20130417 Quartus II 12.0 不支持波形仿真,推荐使用 QuartusII 9.1,win7 32/64 bit 均可用- 下载地址 http://download.altera.com/akdlm/software/quartus2/91/91_quartus_windows.exe 破解工具 http://files.cnblogs.com/i

在进行HDL的仿真测试时,除了用较为直观的波形仿真图像以外,通过编写测试文件testbench进行仿真并将仿真结果保存在对应的文件,显得尤为重要.文件的操作主要用到读和写两种操作. 1. 读操作 读操作用到的语句是:$readmemb()或$readmemh(). 以$readmemb()为例,它的调用为 $readmemb("file_name",memory) file_name:可以是.txt..doc等格式的文件,但必须遵守ROM的规范,即其内容形式必须    如下: @00 

本文记录了利用FPGA加速图像处理中的卷积计算的设计与实现.实现环境为Altera公司的Cyclone IV型芯片,NIOS II软核+FPGA架构. 由于这是第一次设计硬件加速模块,设计中的瑕疵以及问题欢迎前来讨论. 更新记录: D0423 记录FPGA核心计算模块和控制模块 D0426 记录FPGA核心计算模块的控制驱动,性能与功能测试 Part1 : 卷积相关 软件实现卷积 卷积是将原来矩阵的对应部分与卷积核对位乘法再加起来,形成新的矩阵中的一个位. 图中红色的框是卷积操作当前所在位置,对

本文记录了在NIOS II上实现示波器的第三部分. 本文主要包括:硬件部分的BRAM记录波形,计算频率的模块,以及软件部分这两个模块的驱动. 本文所有的硬件以及工程参考来自魏坤示波仪,重新实现驱动并重构工程. version 0.3 初步功能实现 关于示波器的两种Trigger Mode的 以下内容参考博客StrongPiLab 设置好的Trigger condition才会使得波形固定在屏幕上,不会左右乱飘. 触发就是,当波形穿过Trigger level的时候,就会产生触发信号,且该点为触发

由于毕业设计做的是数字IC相关,虽然不是纯设计,但是也有设计相关.有设计就要有仿真验证,我就趁此机会来学习一下VCS的使用吧.当然,这里只是学习其简单的逻辑仿真功能,从波形仿真到覆盖率等,基本上不涉其他语言(比如systemverilog)和验证方法学(比如UVM),因此算是入门吧. (其实本来用平常的仿真工具比如FPGA设计套件(比如QII.ISE.Vivado等).modelsim就可以满足的我需求,不过VCS作为数字IC流程里面重要的仿真验证工具,学习一下也是很有必要的.)   本次内容主

FPGA_VHDL 学习课堂笔记   记录说明:本文档主要记录大学期间,老师FPGA授课课堂笔记. 代码语言:VHDL 编程软件:MAX+plus II FPGA硬件:FLE-843   03月05日 理论课 wo先唠点: FPGA硬件中有百万个逻辑门,我们可以通过编程将各种门组合连接,并将编程下载到FPGA中,以实现设计功能.编程分为文本编辑和图行编辑,图形编辑就是通过数电逻辑原理图,进行逻辑门间的线路连接.而文本编辑,是通过描述性代码,将设计者想要实现的功能转换成机器语言,使得FPGA根据机

FPGA-VHDL课堂学习笔记 记录说明:本文档主要记录大学期间,老师FPGA授课课堂笔记. 代码语言:VHDL 编程软件:MAX+plus II FPGA硬件:FLE-843 03月05日  理论课 wo先唠点: FPGA硬件中有百万个逻辑门,我们可以通过编程将各种门组合连接,并将编程下载到FPGA中,以实现设计功能. 编程分为文本编辑和图行编辑,图形编辑就是通过数电逻辑原理图,进行逻辑门间的线路连接.而文本编辑,是通过描 述性代码,将设计者想要实现的功能转换成机器语言,使得FPGA根据机器语

Verilog 常见错误汇总 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确. 措施:编辑vector source file 2.Verilog HD

前言 项目需要,想要实现算法中的其中一步即中值滤波,同时,因为图像处理部分中值滤波相对来说还是比较简单的,将中值滤波的硬件实现作为进入FPGA领域的第一次尝试.虽然说网上有较多关于中值滤波的文档,可是说实话,其一没有详细地讲解实现方法及原因,其二没有关于完整过程的叙述,其三有些网站上有代码但是下载下来几乎没有用,因为你根本看不明白,俗话说得好,吃别人嚼过的馍真tm的没味儿还会难受.所以,还是需要自己静下心来分析原理.设计模块.编写实现以及仿真调试.对于FPGA新手来说,前三部分还能自己慢慢摸索,

     Stratix和Stratix GX系列器件内嵌TriMatrix存储块包括512-bit M512块.4-Kbit M4K块及512-Kbit M-RAM块.TriMatrix存储结构可对输入和输出RAM块的信号加上寄存器级,实现同步(pipelined) RAM.所有TriMatrix存储器输入均为寄存器级,提供同步写周期.输出寄存器可被旁路(bypassed).全同步的简单或真正双端口TriMatrix存储器的工作速度高达312MHz,可工作于flow-through模式(仅有输

初次接触Quartus II 13.0,遇到了很多的问题,把问题总结如下: 1.Quartus II 13.0的安装及破解 下载地址:http://t.cn/Rh2TFcz,密码是:g3gc (参考贴吧:http://tieba.baidu.com/p/2931257644) 破解文件下载地址:http://download.csdn.net/detail/feixiang_1991/5421323 2.Quartus II 13.0调用modelsim波形仿真实例 其中在安装第一步中的Quar

一.     课程设计的题目和内容 题目:设计一台嵌入式CISC模型计算机 采用定长CPU周期.联合控制方式,并运行能完成一定功能的机器语言源程序进行验证,机器语言源程序功能如下: 任意输入5个整数,输出最小负数的绝对值. 二.     系统的总体设计 2.1 CISC模型机数据通路框图 CISC模型机数据通路框图如图1所示: 图1:CISC模型机数据通路框图 2.2地址转移逻辑电路及其逻辑表达式 地址转移逻辑电路的逻辑表达式如下: SE5=1 SE4=NOT((CF AND NOT ZF )A