如何debug 一颗cell 或一段net 的delay,  常用的办法是用report_delay_calculation 报这颗cell 或这段net, 会得到形式如下的report, 从该report 中可以得到: 表头需要特别关注的是command, 确定report 的对象及加的option; From/To pin: cell 的input pin 和 output pin; Cell: 该cell 对应的lib cell; Library: 该cell 来自哪个lib, 需要特别关

Timing path:从register clock/input port开始,经过一些combinational logic,终止在register data/output port. PT以path grouping为单位来分析和报告timing. DC,每个path group可以指定一个weight,来尽力做design optimizaiton,但是这个weight在PT中并没有用. 每个create clock命令都会生成一个对应的path group. PT中还有自己的defau

三部分:表头/launch path /capture path 1.表头 1) 工具版本信息:如示例中的18.10-p001,对某个具体项目timing signoff 工具的版本最好保证一致: 操作系统信息:这一项无关紧要. 生产日期:这一项还是有看一下的必要,避免低级错误,哼哧哼哧debug 了半天,结果report 看错了的事情是时有发生的. 设计:确定是你的设计. 命令:确定report 的时候都加了哪些option, 因为极有可能原始脚本不是你自己写的. 2) Timing path

Silverlight中进行图形标绘的方法太多了,这里的标绘和Arcgis中的标绘不同,这里大多是静态的标绘.标绘的方法主要有Path(路径标记法).直接标绘(Line等).几何标记(LineGeometry等). 1.路径标记法 路径标记在silverlight中是非常重要的一种标绘方法,通过路径标记,我们可以标绘多种形状的曲线或者直线.下面直接直接上代码. <Path Stroke="Blue" Data="M 0,0 L 0,0 10,10 20,20 50,50

standard cell timing model 主要包括两方面的信息: Cell Delay  calculation Output Transition  calculation 首先,cell delay 和 cell output transition这两者都是根据 input trans 和 output load 计算出来的: 具体应该是 input pin transition 和 output net total cap 来计算: 这里的 input transition 就

Cadence设计时一般不主张在PCB文件中更改Logic(PADS的ECO更改),不过Auto Rename仍然是非常实用的功能,按照布局重排位号,可以让PCB的丝印标识更清晰,容易检查,位号易找,方便维修等.下面简略记录一下Auto Rename简单方法. 1.       备份好Rename前的PCB.brd文件及原理图.DSN文件,并确保Capture导入Allegro文件无异常,防止操作失误导致前功尽弃. 2.       Allegro中点击Logic-->Auto Rename R

单引号和双引号 单引号和双引号用于变量值出现空格时将字符用引号括起来. 二者的主要区别在于, 被单引号括起来的字符都是普通字符,就算特殊字符也不再有特殊含义: 被双引号括起来的字符中,"$"."\"和反引号是拥有特殊含义的,"$"代表引用变量的值,而反引号代表引用命令. 使用单引号 如果输出时使用单引号,则$PATH原封不动地输出 [root@localhost ~]# echo '$PATH' 使用双引号 如果输出时使用双引号,则会输出变量PA

1 什么是后仿真? 后仿真也成为时序仿真,门级仿真,在芯片布局布线后将时序文件SDF反标到网标文件上,针对带有时序信息的网标仿真称为后仿真. 2 后仿真是用来干嘛的? 检查电路中的timing violation和 test fail,一般都是已知的问题.一般后仿真花销2周左右的时间. 网标仿真的目的是检查RTL仿真和综合后的一致性(logic Equivalence check),由于网标仿真非常慢,所以网标仿真不充分,有的公司没有网标仿真,即使有后仿真,后仿真一般是时间非常少,因为后仿真时间

SDF(Standard Delay Format)是一种存储timing data的文件,其中的数据是tool-independent的 可以包括: 1)Delay: module path, device, interconnect, port 2)Timing checks: setup, hold, recovery, removal, skew, width, period 3)Timing environment: SDF file支持hierarchical timing anno

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求.此外进行可测性设计(design for test)时,为了提高测试的覆盖率,我们经常使用多路(multiplex,简称mux)传输电路的控制时钟,使电路的时钟信号可以由输入端直接

specify block用来描述从源点(source:input/inout port)到终点(destination:output/inout port)的路径延时(path delay),由specify开始,到endspecify结束,并且只能在模块内部声明,具有精确性(accuracy)和模块性(modularity)的特点. specify block可以用来执行以下三个任务: 一.描述横穿整个模块的各种路径及其延时.(module path delay) 二.脉冲过滤限制.(pul

1.如何选择PCB 板材? 选择PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点.设计需求包含电气和机构这两部分.通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要. 例如,现在常用的 FR-4 材质,在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响,可能就不合用.就电气而言,要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用. 2.如何避免高频干扰? 避免高频干扰的基本思路是

一份代码,在写完之后,一定要再经过一次或多次整理和打磨,才能算完成的:一份代码,一定要把其有效代码行,精简.锤炼到最少.最短.最有效,才能算完成的.   下面这些问题和回答是忘记是在哪里看到的了,参考夏晶的文章,和我自己的验证经验,做了补充,作为日后学习的参考. Q:验证的目的? A:这也是发现Bug,发现所有的Bug,或者证明没有Bug(转自夏晶的帖子),无论任何验证语言.任何验证环境.任何验证方法学.任何Feature List,都是为了达成这一目的而使用的方法,或者所手段.这是夏晶给出来的

时序分析=动态时序分析+静态时序分析 动态时序分析简单讲就是gate-level simulation,仿真对象是netlist+sdf,通过SDF反标,得到gate跟net的delay,通过输入大量的激励来验证电路的功能.动态时序分析通常覆盖以下几方面:典型应用场景的功能验证.频率的动态切换.跨时钟域信号是否正确同步.PMU上电及断电的顺序是否正确并满足相应的时序要求.multi-cycle等特别逻辑的功能是否正确.但动态时序分析不是『完备』的分析方法,如果要得到100%的仿真覆盖率基本是天方

使用PrimeTime PX进行功耗分析有两种:一种是平均功耗的分析Averaged power analysis,一种是Time-based power analysis.   电路的功耗主要有两种,一种是漏电流功耗(Leakage Power),也就是一个单元在没有switching,inactive或者static情况下的功耗,包括intrinsic leakage power和gate leakage power. 其中intrinsic leakage power主要是由source-

前期接口设计用的是Vivado18.3+Modelsim10.6,逻辑综合及版图生成的环境是Ubuntu16,逻辑综合用的工具Design Compiler,生成版图用的工具是Encounter. 下面是关于我做的CameraLink接口的ASIC逻辑综合和版图设计流程,重点介绍了逻辑综合过程: (1)CameraLink接口实现 (2)功能仿真 (3)逻辑综合 (4)布局布线及版图生成 (5)后仿真 1.CameraLink接口实现 1.1.接口设计 Camera Link接口标准是数字相机和

specify block用来描述从源点(source:input/inout port)到终点(destination:output/inout port)的路径延时(path delay),由specify开始,到endspecify结束,并且只能在模块内部声明,具有精确性(accuracy)和模块性(modularity)的特点.specify block可以用来执行以下三个任务:一.描述横穿整个模块的各种路径及其延时.(module path delay)二.脉冲过滤限制.(pulse

标准延迟格式(英语:Standard Delay Format, SDF)是电气电子工程师学会关于集成电路设计中时序描述的标准表达格式.在整个设计流程中,标准延迟格式有着重要的应用,例如静态时序分析和后仿真.SDF在设计中的作用: SDF in the design process Back-Annotation of Timing Data for Design Analysis(STA tool and simulation tool) Forward-Annotation of Timin

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 概述 前面也讲了一些综合后的需要进行的一些工作,这里就集中讲一下DC完成综合了,产生了一些文件,我们就要查看它生成的网表和信息,下面就来介绍DC综合完成之后要进行哪些工作: 也就是说,DC一般完成综合后,主要生成.ddc..def..v和.sdc格式的文件(当然还有各种报告和log) .sdc文件:标准延时约束文件: 里面都是一些约束,用来给后端的

嵌入式开发—C语言面试题 源地址:http://blog.csdn.net/xdx2ct1314/article/details/7358929   1. 用预处理指令#define 声明一个常数,用以表明1年中有多少秒(忽略闰年问题) #define SECONDS_PER_YEAR (60 * 60 * 24 * 365)UL 我在这想看到几件事情: 1). #define 语法的基本知识(例如:不能以分号结束,括号的使用,等等) 2). 懂得预处理器将为你计算常数表达式的值,因此,直接写出