<span style="font-size:14px;">`timescale 1ns / 1ps module test( sda ); reg scl; inout sda; reg sda_out; wire    sda_in; reg [7:0]   data; reg start_flag, stop_flag; assign sda = sda_out ? 1'bz : 1'b0; assign sda_in = sda; pullup( sda ); I2

说明:i2c乔布斯.有这么多的事情在网上参考. 时刻:2014年5一个月6周二星期 1.问题叙述性说明: 正如图.已知的时钟clk为100k,rst为复位信号.上升沿有效,基于Verilog HDL或者VHDL语言,将A器件内的六个8位数据,依照I2C协议规格送入总线sda.并产生对应的串行时钟scl. 要求(1):写出完整代码: 要求(2):给出仿真波形图. watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQvdTAxMjM3MzAyMA==/font/5

2010-09-05 21:04:00 verilog语言基础学的差不多了.接着就是看看华为的语言编写规范.状态机设计方法是fpga的重要设计方法.所以我要记上一笔. 只要会FSM方法,用fpga编写I2C,UART驱动应该都不成问题了.当然最好用三段式FSM形式. 下图为读写一个字节的i2c协议,分析设计重点提示如下图.

前言:终于到了测试篇,不过悲剧了一下.按照之前<二>里面的思路,在顶层用一个复用器驱动读写独立模块的I2C总线确实失败.虽然综合过去了,不过警告里已经说明:底层的2个原本是inout三态口的数据线在顶层复用时候被综合成wire,这样在默认情况下顶层的inout总是输出有效,失去了三态口的作用.囧,看来为了测试I2C的写还是得把读模块并进去可避免这一尴尬…… 测试:DE2+Questasim10.0c+Q2_9.1: 日期:2013七夕夜 结果:以下2张图为仿真波形图与逻辑分析仪采样的时序波形图

前言:接着上一篇的I2C写操作,今天要实现一个I2C的读操作.虽然在ADV7181B配置内部寄存器时没有必要使用到读操作,但是为了进一步确认寄存器是否在I2C写模块下被正确配置,这一步是必不可少的. 设计思路:由于最终的应用里I2C读模块在调试结束后还是要被剔除,因此决定还是另外建一个读的状态机独立于之前的写状态机.读状态机的思路基本和写状态机的思路一样,需要注意的是一次写操作需要两次的START信号和最后一字节传输结束后的NON-ACKNOWLEDGE. 改进和注意点:相比之前的写模块,读模块

前言:之前申请了ADI公司的一款ADV7181CBSTZ的视频解码芯片,正好原装DE2板子安的是同系列的ADV7181BBSTZ.虽然都是ADV7181的宗出,但是寄存器配置等等还是有些诧异,引脚也不兼容.而且ADI已经停产了ADV7181B,现在主推C系列的.关于7181不同系列配置和操作问题可以在http://ez.analog.com社区,ADI公司的工程师都会直接帮你回答,我搜索了一部分Q&A,里面的问题基本都能得到不错解决.ps.其实从工程师解答的方式,对比一下自己遇到问题首先该怎么思

1. 起始结束信号的判断 //--------------------------------------------- //start,stop condition judgement //--------------------------------------------- wire start, stop; reg sda1, sda2; reg sda11; always @ ( posedge SCL )   //触发器1 sda1 <= SDA; always @ ( neged

板子使用的是黑金的是xilinx spartan-6开发板,首先准备一份24LC04B芯片资料,读懂资料后列出关键参数. 如下: 1.空闲状态为SDA和SCL都为高电平 2.开始状态为:保持SCL,SDA高电平不变,SDA 保持最少4us,之后SDA为低,保持最少4us 3.结束状态为:保持SCL为高.SDA为低电平不变,保持最少4us,SDA为高保持最少4us 4.时间间隔4us要求来源(上面数据为24LC04,下面数据为24LC04B) 初步估算了一下时钟要求,100k(10us)符合要求,

////////////////////////////////////////////////// //clk = 20 MHz ,一个周期50ns //sck = 100 kHz (scl) ,一个周期 1000ns //I2C在sck下降沿更新数据,上升沿读取(采样)数据 /////////////////////////////////////////////////// 'd200)(clk,rstn,start_sig,word_addr,wr_data,rd_data,done_s

http://www.blogbus.com/uyarotxb-logs/206932748.html     inout作为输出端口时三态门为选通状态,inout作为输入端口时三态门为高阻态,可通过link_data控制使能. 芯片外部引脚很多都使用inout类型的,为的是节省管腿.一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了.就是一个端口同时做输入和输出. inout在具体实现上一般用三态门来实现.三态门的第三个状态就是高阻'Z'. 当inout端口不输出时,将三态门置高阻

一. 软件平台与硬件平台 软件平台: 1.操作系统:Windows-8.1 2.开发套件:ISE14.7 3.仿真工具:ModelSim-10.4-SE .ChipScope 硬件平台: 1. FPGA型号:Xilinx公司的XC6SLX45-2CSG324 2. EEPROM型号:Microchip公司的AT24LC04B 二. 原理介绍 IIC(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线,用于连接微控制器及其外围设备.I2C总线产生于

I2C在芯片的配置中应用还是很多的,比如摄像头.VGA转HDMI转换芯片,之前博主分享过一篇I2C协议的基础学习IIC协议学习笔记,这篇就使用Verilog来实现EEPROM的读写,进行一个简单的I2C实战应用. EEPROM 我使用的这个芯片是AT24C32,它手册上还有一种AT24C64,其实操作都是一样的,只是内存大小不同,AT24C32是32k(4096x8)AT24C64是64k(9=8192x8), SCL设置为频率200Khz SCL clk posedge data输入EEPRO

参考:http://blog.csdn.net/yuanlulu/article/details/6163106 ROM最初不能编程,出厂什么内容就永远什么内容,不灵活.后来出现了PROM,可以自己写入一次,要是写错了,只能换一片,自认倒霉.人类文明不断进步,终于出现了可多次擦除写入的EPROM,每次擦除要把芯片拿到紫外线上照一下,想一下你往单片机上下了一个程序之后发现有个地方需要加一句话,为此你要把单片机放紫外灯下照半小时,然后才能再下一次,这么折腾一天也改不了几次.历史的车轮不断前进,伟大的

Verilog数字系统设计教程(第2版).pdf https://github.com/shigh1005/pdf_book <Linux设备驱动开发详解:基于最新的Linux 4.0内核.pdf> <Linux设备驱动开发详解(基于最新4.0内核)>前言 LinuxDev 2015-04-28     阅读数:1056 Linux从未停歇脚步.Linus Torvalds,世界上最伟大的程序员之一,Linux内核的创始人,Git的缔造者,仍然在没日没夜的合并补丁,升级内核.做技术

一.前言 很久没写技术博客了,有些懈怠,生活还得继续折腾.转眼工作一年多,时间越长越发觉得自己知之甚少,当然这跟IC行业技术密集有关.用空余时间在opencores网站上下载些小的IP看看 验证下,让自己对EDA tool, design, testbench, bus protocol都能有更好的认识.这次接触的是WISHBONE I2C Master Core.仿真验证工具是IES(Irun)+Simvision. 二.IP概述 这一IP也是直接从Opencores网站上下载,对于FPGA平

理解I2C设备驱动框架,主要围绕四个结构体去分析就容易了. struct i2c_algorithm:提供I2C协议的实现的操作,如:master_xfer实现数据收发的最基本方法. struct i2c_adapter:每一个i2c_adapter都代表一个I2C物理接口,一个cpu可以有多个I2C接口(i2c_adapter),i2c_algorithm就是为i2c_adapter提供I2C协议的实现.每增加一个i2c接口,即是向i2c_bus_type (i2c_core.c)注册一个i2

kernel 4.4.12 i2c eeprom AT24c02驱动移植 在kernel make menuconfig ARCH=ARM 中打开: Device Drivers ---> Misc devices ---> EEPROM support ---> <*> I2C EEPROMs / RAMs / ROMs from most vendors 开启上面的选项.如果不能勾取的话 /at24查看相关的依赖. 第二步,在设备树内添加: CHEN_DTS/am335x

先以一位全加器为例:Xi.Yi代表两个加数,Cin是地位进位信号,Cout是向高位的进位信号.列表有:   Xi     Yi    Cin Sum Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 由左边表格可知: Sum=X’Y'Cin+X'YCin'+XY'Cin'+XYCin=X'(Y⊕Cin)+X(Y⊙Cin)=X'(Y⊕Cin)+X(Y⊕Cin)'=X⊕Y⊕Cin

所谓不同的抽象类别,实际上是指同一个物理电路,可以在不同层次上用Verilog语言来描述.如果只从行为功能的角度来描述某一电路模块,就称作行为模块.如果从电路结构的角度来描述该电路模块,就称作结构模块.根据抽象的级别将Verilog的模块分为5种不同的等级: 1)系统级 2)算法级 3)RTL级(register-transfer-level)4)门级 5)开关级. 对于数字系统的逻辑设计工程师而言:熟练地掌握门级.RTL级.算法级.系统级的描述是非常重要的. 对于电路基本元部件的设计者而言,则

h Verilog HDL语言和C语言一样也提供编译预处理的功能.在Verilog中为了和一般的语句相区别,这些预处理语句以符号"`"开头,注意,这个字符位于主键盘的左上角,其对应的上键盘字符为"~",这个符号并不是单引号"'".这里简单介绍最常用的`define `include `timescale. 1)宏定义`define 用一个指定的标识符(名字)来代表一个字符串,其的一般形式为: `define 标识符(宏名) 字符串(宏内容) 如: