一.DDS的原理 直接数字频率合成器(DDS),功能是通过输入频率输入字从而实现改变输出信号的频率的功能,它所利用的原理就是虽然对于一段正弦信号来说其幅度值是非线性的,但是其相位的值却是线性增加的,如下图所示:DDS的核心公式便脱颖而出 公式中N代表的是频率字输入的位数,当位数越大的时候输出的频率的频率分辨率便会越高,DDS的核心原理也如上图所示: 二.ROM的设计实现 如果仅仅是为了设计方针可以通过$redmem来实现对某一文件的读取,但是为了实现可以综合的系统的设计我们采用如下的采用viva

在电力电子变流器设备中,常常需要计算发电量,由于电力电子变流器设备一般是高频变流设备,所以发电量的计算几乎时实时功率的积分,此时就会用到一个积分模块.发电量计算的公式如下:Q=∫P. FPGA由于其并行处理的运算方式,使其在电力电子领域的应用越来越广泛,有专家断言,DSP能做的事情,FPGA都可以做. 此外,MATLAB2016bb在图形化设计算法自动生成代码上做了大量优化,使算法开发的时间大大缩小,下面共享一个基于MATLAB2016b图形化设计自动生成Verilog语言的积分模块及其应用.

人气腹语术师天愿在现场披露了被人偶搭档夺取灵魂的腹语术师将妻子杀害的表演节目.天愿真的陷入了多重人格,命令自己杀害妻子和子的人偶的人格出现了.为了不(让自己)杀害和弟子登川有外遇的妻子,天愿提出委托想要监视,然而第二天早上,和子真的被杀害的事件发生了.天愿坦白很可能是在自己的意识失去的时候杀害的……”(----“真相只有一个”<名侦探柯南>一向是老衲喜欢的动画片)这个是第806回<腹语師的错觉>的介绍. 人有双重人格,或者叫人格分裂,那么语言呢?Verilog语言还真的是人格分裂的

verilog语言简介 verilog语言是一种语法类似于c的语言,但是与c语言也有不同之处,比如: 1.verilog语言是并行的,每个always块都是同时执行,而c语言是顺序执行的 2.verilog又被称作硬件描述语言,在用verilog语言编程的时候,不如说是在用verilog描述一段电路,而c语言则是一段程序 verilog基本语法 本块只讲常用的基本语法,至于一些高级的语法到以后案例的时候会讲到 verilog文件.v基本结构 module a(b, c, d,...z)://mo

_____________________________________ 深入交流QQ群: A: 204255896(1000人超级群,可加入) B: 165201798(500人超级群,满员) C: 215053598(200人高级群,满员) D: 215054675(200人高级群,满员) E: 215055211(200人高级群,满员) F: 78538605 (500人高级群,满员) G:158560047(500人高级群,满员) H:103661446(可加入...) YY 群:71

1 前言 (1)    什么是CRC校验? CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定.循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性. LFSR计算CRC,可以用多项式G(x)表示,G(x) = X16+X12+X5+1模型可如下图所示. (2)    校验原理 其根本思想就是先在要发送的帧后面附加一个数(这个就是用来校验的

Verilog手绘FVH信号 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: chensimin // // Create Date: 2018/09/17 13:20:06 // Design Name: // Module Name: ntsc_fvh // Project Name:

Verilog 语言编写一个 半加器 电路模块 半加器 的电路结构: S = A 异或 B C = A 与 B 1. 程序代码 module h_adder (A, B, SO, CO); input A, B; output SO, CO; assign SO = A ^ B; assign CO = A & B; endmodule 2. 解释程序代码 关键词 module 与 endmodule 就像一个括号({}),任何一个功能模块的描述都必须放在此 "括号" 里面.

从RTL视图到Verilog语言 曾经听过某位大牛都说:“当你的学习FPGA到一个境界的时候,你看到的硬件描述语言,将不再是单纯的语言,而是由一个个逻辑门组成的电路图,一旦达到这个境界,方能把代码写到极致!” 笔者是多么希望达到这种境界啊--,可这种境界给笔者的感觉是那么的虚无缥缈. 前段时间笔者写了一篇名叫<关于FPGA(verilog)电平检测模块的易错点分析>的博客.我仔细看了看verilog对应的RTL视图,又将RTL视图与verilog对比,突然间略有感悟. 首先奉上笔者亲手绘制的逻

Verilog语言中预先定义了一些任务和函数,用于完成一些特殊的功能,它们被称为系统任务和系统函数,这些函数大多数都是只能在Testbench仿真中使用的,使我们更方便的进行验证. `timescale 1ns/1ns //时间尺度预编译指令 时间单位/时间精度 时间单位和时间精度由值1.10.和100以及单位s.ms.us.ns.ps和fs组成 时间单位:定义仿真过程所有与时间相关量的单位仿真中使用 “#数字”表示延时相应时间单位的时间,例#10表示延时10个单位的时间,即10ns. 时间精度

上一篇文章提到了FPGA中一个模块基本结构,这篇文章开始介绍语法. 首先,我们学习一门语言都要从这门语言的单词学起,所以verilog中的关键词都有哪些呢?看下面: A:always.assign B:begin. C:case(包含casex.casez) D:deassign.default.defparam(参数声明).disable(禁止) E:event(事件).edge.else.end.endcase.endfunction.endprimitive.endmodule.endsp

我们有时候需要在程序中做一些对于用户或内核发出的信号后的处理,如写回文件等善后处理的事情,或者直接忽略信号(当你按Ctrl+C时我压根不理你).下面是一段信号处理的代码(POSIX C): int catch_signal(int sig,void (*handler)(int)){ struct sigaction action;//<signal.h> action.sa_handler=handler; sigemptyset(&action.sa_mask);//用掩码来过滤s

项目中要求简单地测试一下基于FPGA的模拟平台的RJ45网口,也就是需要实现一个MII或者RMII模块.看了一下官方网口PHY芯片的官方文档,还是感觉上手有点障碍,想在网络上找些参考代码看看,最后只在opencores找到了一些MAC层控制模块,代码庞大且复杂,对于初学者来说阅读起来很困难. 于是在此以一个初学者的角度记录一下我实现一个简单的MII模块的过程,并且指出一些实现过程中要注意的问题.希望可以帮助有需要的朋友. 为了便于测试,我选择了和我们平台使用相同物理芯片的FPGA开发板NEXYS

感谢 知乎龚大佬 打杂大佬 网上几个nice的博客(忘了是哪个了....) 前言 虽然FIFO都有IP可以使用,但理解原理还是自己写一个来得透彻. 什么是FIFO? Fist in first out.先入先出的数据缓存器,没有外部读写地址线,可同时读写. 规则:永远不要写一个已经写满了的fifo. 永远不要读一个读空了的fifo. FIFO种类? 同步FIFO和异步FIFO. 同步FIFO只有一个时钟,也就是说写端和读端的时钟是一毛一样的. 异步FIFO读端和写端两个时钟则是不一样的.包括同频

各位看官们,大家好,上一回中咱们说的是使用信号进行进程间通信的样例,这一回咱们接着上一回的内容,继续说该样例.闲话休提.言归正转. 让我们一起talk C栗子吧. 我们在上一回中举了使用信号进行进程间通信的样例,在该样例中.我们通过终端发出信号.当进程收到该信号后让它运行系统对信号定义的默认动作.这一回.我们再来举一个使用信号进行进程间通信的样例,只是.我们发送和处理信号的方式和上一回的样例不一样.在接下来的样例中,我们在一个进程中使用kill产生信号.在另外一个进程中接收而且依照自己的方式处理

在quartusII8.0中为ALTERAFPGA设置一个分频器(计数器) 输入时钟48Mhz 输出时钟9600HZ /* 实验名称: 计数器 ** 程序功能: 将48Mhz的时钟分频为9600Hz ** 时钟计算:9600*5000=48000000,,48Mhz的时钟累加5000次获得9600Hz的时钟,由于去的的clk的反向所以最终获得9600Hz的时钟需要累加2500次 */ module Conter_500 ( CLK_48MHz, Reset, CLKout ); input CL

一直想找一个简单.清晰.明了的fir滤波器的设计,终于找到了一个可以应用的,和大家分享一下,有助于FPGA新手入门. 1.说道fir滤波器,滤波系数肯定是最重要的,因为后面程序中涉及到滤波系数问题,所以先来介绍,此处使用matlab来辅助求出. ①打开matlab中的start,toolbox,filter design,filter design & Analysis Tool,具体位置见下图. ②选择想要涉及的滤波器类型,本次以8阶fir滤波器为例. 设计参数:低通fir滤波器,采样精度是根

各位看官们,大家好,上一回中咱们说的是进程间通信的样例.这一回咱们说的样例是:使用信号进行进程间通信.闲话休提,言归正转. 让我们一起talk C栗子吧! 我们在上一回中提到过进程之间通信须要解决的三个问题,时间不长.我想大家都记得.今天我们就来解决第一个问题:进程之间怎样进行通信. 信号的概念 在解决这个问题前.我们先介绍一下信号.信号是Unix/Linux系统提供的一种机制,它本质上一种软件中断. 信号为我们提供了一种异步的事件处理方法.当进程收到信号时就会採取某种操作.比如,当进程收到终止

[注]本文内容主体部分直接翻译参考文献[1]较多内容,因此本文不用于任何商业目的,也不会发表在任何学术刊物上,仅供实验室内部交流和IC设计爱好者交流之用. “曲意而使人喜,不若直节而使人忌:无善而致人誉,不如无恶而致人毁”                   ——<菜根谭> [摘要] 本文以VerilogHDL为例,从可重用性.代码可扩展性.可读性.变量本地化.参数(parameter)和宏(`define)的对比以及封装子程序的角度探讨了可维护性设计应遵守的几条基本原则. [关键词]设计重用

- 标识符 任意字母.数字."$"和"_"组成,标识符第一个不能是数字. - 注释 ()/*可扩展多行*/ ()//本行结束 - 系统函数 以$字符开始的标识符. ()$display("...") //$display系统函数用新的一行字符显示指定的信息 ()$time //返回当前仿真时间 - 编译器指令 ()‘define和‘undef //类似于C语言 ()‘ifdef.‘ifndef.‘else.‘elseif.‘endif //条件编

一 .占空比50%的任意奇数分频 如果要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟.这种方法可以实现任意的奇数分频.归类为一般的方法为:对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟.再者同时进行下降沿触发的模N计数,到