一.前言 近期疫情严重,身为社畜的我只能在家中继续钻研技术了.之前写过一篇关于搭建FIFO验证平台的博文,利用SV的OOP特性对FIFO进行初步验证,但有很多不足之处,比如结构不够规范.验证组件类不独立于DUT等问题.此次尝试验证更复杂的IP,并利用SV的更多高级特性来搭建层次化验证平台. 二.APB_I2C IP概述 实践出真知,于是在opencores网站上下载了个APB_I2C的IP核,便着手展开验证工作.第一步是理清楚这个IP的整体功能.引脚作用以及顶层结构.整体功能从模块名称便可得知是

本帖最后由 xinxincaijq 于 2013-1-9 10:27 编辑 一步一步学ZedBoard & Zynq(四):基于AXI Lite 总线的从设备IP设计 转自博客:http://www.eeboard.com/bbs/thread-6206-1-1.html 本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(Custom IP ),了解AXI Lite IP基本结构,并掌握AXI Lite IP的定制方法,为后续编写复杂AXI IP

在IP的实现过程中,考虑lower power部分进行设计: 1)Partition the design来满足lower power的一些strategies,尤其是power gating和clock gating. 2)为power gating增加额外的逻辑. 3)设计clock和reset的strategy来配合lower power设计. lower power memory可能需要好多mode:normal operating mode,retention mode,power o

1      PCI IP设计 虽然PCI已经逐渐淘汰,但是还是有不少应用需要这样的接口通讯. 设计目的是为了提供基于源码的PCI IP,这样硬件就不必受限于某一个FPGA型号,也方便ASIC迁移.由于PCI的电气标准都是标准3.3V电平,不像PCIe需要高速收发器.8b/10b编码等技术的支持,因此设计一个基于源码的PCI IP是完全可行的,并且我们设计的IP也确实经过了验证. 1.1     功能需求 l  接收FPGA其它模块的参数设置,由外部参数决定何时启动.停止PCI数据传输 l  兼

1.端到端原则(end-to-end principle) 当我们设计一个大的系统(如操作系统或协议族)时,随之而来的一个问题通常是在什么位置实现某个功能.影响TCP/IP协议族设计的一个重要原则是端到端原则(end-to-end principle):只有在通信系统端点的应用知识的帮助下,才能完全和正确地实现问题中提到的功能.这种观点表明底层功能不应以完美为目标,这是因为对应用程序需求做出完美推测是不可能的. 2.命运共享原则(Fate-sharing) 什么是命运共享原则,以下是维基的解释:

引言 经过了组合逻辑和时序逻辑的复习,终于到了Verilog部分.这里主要介绍Verilog一些基础内容,包括结构化模型.TestBench编写和仿真.真值表模型. 这部分内容不多,也都十分基础,大家可以看个乐呵,看个意思,但是有一些细节还是需要注意的. Verilog结构化模型 结构化和语言规则 下图以示例的形式分别说明了1995版和2001/2005版Verilog语法下的结构化模型,两者的不同主要体现在模块输入输出端口的声明中.端口可以是input.output,也可以是inout双向端口

这是以前的一个可编程逻辑课上机实验三 实验报告 数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数,也就是采用一个标准的基准时钟,在单位时间(1秒)里对被测信号的脉冲数进行计数.测频法包括直接测频法.等精度频率测量法.周期法等. 数字频率计的原理如图6-1所示.对系统时钟的信号分频后产生1Hz的输出频率被作为控制模块的时钟输入,由控制模块产生的计数使能信号和清零信号对计数模块进行控制,而由其产生的锁存信号load对锁存模块进行控制,一旦计数使能信号为高电平,并且时钟上升沿到

case语句 if_case语句 源码下载 Github >>

一.总体规划 网络设计的分层思想 按照网络设计的分层思想,通常将网络分为:核心层.汇聚层和接入层三个部分.这三部分在功能上有明显差别 ,因此在IP设计上,有必要对这三个部分区别对待. 二.核心层 核心层的主要任务是高速流量运送,为达到此目的,对于核心层的主要的设计策略有: 核心层的所有设备应对网络中的每个目的地具备充分的可到达性 不要在网络核心层执行任何网络策略 核心层的所有设备应对网络中的每个目的地具备充分的可到达性. 核心层设备应该具有足够的路由信息来交换发往网络中任意端设备的数据包.核心层

Verilog设计技巧实例及实现 1 引言 最近在刷HDLBits的过程中学习了一些Verilog的设计技巧,在这里予以整理.部分操作可能降低代码的可读性和Debug的难度,请大家根据实际情况进行使用. 2 目录 2.1 casez 例:创建八位输入信号的优先编码器.给定一个8位向量,输出向量中第一个为1的位.如果输入向量没有高位,则报告0.例如,输入8'b10010000应该输出3'd4. 这里我们若用case语句来实现,共有256个case,可以用脚本生成,但在这里我们介绍一种基于casez

http://www.cnblogs.com/loves6036/p/5779691.html 数字芯片和FPGA的验证.主要是其中的功能仿真和时序仿真. 验证中通常要搭建一个完整的测试平台和写所需要测试用例.而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的,所以它在书写测试平台和测试用例是不够方便的(测试平台和用例不需要综合成电路).而SV正是由于它不需要满足可综合性,所以它变得非常灵活,它引入了面向对象语言的概念.在验证方面,如果说verilog是C语言的话,那SV就是C+

Abtract 关于编写testbench的一些经验总结心得. Introduction 1.基本的Testbench结构 1)常用的编码结构 `timescale 1 ns / 1 ps       // 时间精度和刻度 module 模块名称: DUT输入信号定义:      // DUT输入信号一般定义为reg类型 DUT输出信号定义:      // DUT输出信号一般定义为wire类型 ... DUT                    // 待测module ... initial

原文Xilinx官方文档<ug898-vivado-embedded-design>第三章 一.MicroBlaze处理器设计介绍(略) 二.创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同.(译者加:所以你要仔细看下面的说明) Vivado IDE使用IP综合设计工具进行嵌入式开发.IP综合工具是一个基于图像界面的工具,能够帮助你构建复杂的IP子系统. Vivado IDE的IP目录中提供了很多现成的IP核,提供使用.你也可以

1.P.R.Gray的书 这本书被业界誉为模拟IC的Bible,盛名之下,必无虚士.现在已经出到第四版,作者无一例外是业界大牛,该书论述严谨,思路清晰,对电路分析透彻,定义严格明确,无愧Bible之名.作为一个初学者,这是必读的一本书,虽然有中译本,但是建议看英文原版,因为翻译实在不是太好.该书对基本电路的分析细致深刻,但是个人觉得它写的最为引人入胜的是反馈和补偿两章,讲的很透,还有噪声一章也是几本书中讲得最详细的,对英文比较好的初学者,建议读这本书.当然作者出于某些考虑,在题材的选取上BJT和

原文Xilinx官方文档<ug898-vivado-embedded-design>第三章 一.MicroBlaze处理器设计介绍(略) 二.创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同.(译者加:所以你要仔细看下面的说明) Vivado IDE使用IP综合设计工具进行嵌入式开发.IP综合工具是一个基于图像界面的工具,能够帮助你构建复杂的IP子系统. Vivado IDE的IP目录中提供了很多现成的IP核,提供使用.你也可以

一.前言 应聘IC前端相关岗位时,FIFO是最常考也是最基本的题目.FIFO经常用于数据缓存.位宽转换.异步时钟域处理.随着芯片规模的快速增长,灵活的system verilog成为设计/验证人员的基本功.本文从简易版的同步FIFO开始,熟悉IP设计与验证的基础技能. 二.IP设计 FIFO这一IP核已经相当成熟,因此网上资料也是一抓一大把.其中笔者认为较好的一个在文末附录中,需要详细了解FIFO工作原理的朋友可以仔细看看.这里简单介绍下本文设计FIFO的原理与结构.FIFO的内部存储单元是常见

Ncverilog 仿真quartus generate IP的要点 最近利用quartus II 生成plll 的IP,利用nclaunch 仿真的时候老是报错, 提示unresolved in worklib. 苦思良久不得要领,后仔细看了quartus 的 userbook and nclaunch 的help doc,才一步步搞清楚.先分享出来,减少入坑. (1) quartus 生成IP后,root dir有cadence文件下,利用提供的脚本生成cadnece 的lib文件: (2)

Quartus II提供的LPM_couter IP核的使用 FPGA设计方式: 原理图,Verilog HDL设计方式,IP核输入方式 创建IP核 点击TOOLS—IP catalog-libray-Arithmetic-LPM_COUNTER 选择希望输出的寄存器是多少位的,计数类型. 选择计数器类型(直接计数还是以模的形式计数),是否需要时钟使能和计数使能信号.进位链的输入和进位链的输出. 清零加载等信号 创建成功后的IP核的文件信息 将counter.v文件加载到顶层文件中 Ip核已经做

一.前言 在实时性要求较高的场合中,CPU软件执行的方式显然不能满足需求,这时需要硬件逻辑实现部分功能.要想使自定义IP核被CPU访问,就必须带有总线接口.ZYNQ采用AXI BUS实现PS和PL之间的数据交互.本文以PWM为例设计了自定义AXI总线IP,来演示如何灵活运用ARM+FPGA的架构. 功能定义:在上一篇ZYNQ入门实例博文讲解的系统中添加自定义IP核,其输出驱动LED等实现呼吸灯效果.并且软件通过配置寄存器方式对其进行使能.打开/关闭配置以及选择占空比变化步长.另外,可以按键操作完

USB2.0IP设计 最近,在学习USB2.0IP的设计,其中包含了CRC校验码的内容,之前学习千兆以太网曾经用到过CRC32校验(https://www.cnblogs.com/Xwangzi66/p/14185143.html),CRC详细原理可见括号的链接,今天则从怎么用工具快速生成Verilog代码的角度介绍. 一 确定CRC5的多项式 G(X)= X^5 + X^2 + 1,输入数据的位宽为11bit,即CRC5中的输入信号[10:0]data_i. 二 在线网页生成CRC5的Veri

服务器端使用showmount命令查询NFS的共享状态 # showmount -e //默认查看自己共享的服务,前提是要DNS能解析自己,不然容易报错 # showmount -a //显示已经与客户端连接上的目录信息 客户端使用showmount命令查询NFS的共享状态 # showmount -e NFS服务器IP 客户端挂载NFS服务器中的共享目录 命令格式 # mount NFS服务器IP:共享目录 本地挂载点目录 nfs原理:通过网络,将远程主机共享的文件系统,挂载到本机. 双方在进