VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language ,是一种标准硬件描述语言.下面通过60进制计数器来分析VHDL的语法,以及一些硬件设计的理解. 60进制计数器,顾名思义,是每60个时间单位输出一个脉冲信号.60进制可以利用小于60进制的计数器的累加来达成相应的功能.主要有以下两种思路: 一种是直接其中的一个计数器通过时钟型号累加,另一个则是接受第一个计数器的进位信号,而进行加法计数.他们共用一个时钟信号