一.前言 工作一直在做SoC验证,更关注模块间的连接性和匹配性,所以相比于擅长随机约束激励的UVM来说,定向测试的概念更容易debug.当然前提是IP已经被充分验证.因此觉得接触UVM的机会较少.到现在发现即使在SoC验证中依然有它的用武之地.比如验证可独立于CPU工作的IP.快速对系统性能进行评估.重用IP级别的验证环境,甚至是一些通用的VIP也有基于UVM编写的.基于这些考量,也逐渐开始接触.<UVM实战>是很多验证工程师的启蒙,本文借用书中开头的示例简单梳理下UVM的基本知识. 二.UV

`ifndef MY_DRIVER__SV `define MY_DRIVER__SV class my_driver extends uvm_driver; function new(string name = "my_driver", uvm_component parent = null); super.new(name, parent); endfunction extern virtual task main_phase(uvm_phase phase); endclass

1.class my_item; rand bit constrainted_random; rand bit usually_one; endclass class my_generator; my_item item; function void go(); item = new(); item.usually_one.rand_mode(0); item.usually_one = 1; for(int i = 0; i < 10; i++) begin assert(item.rando

http://www.eetop.cn/blog/index.php?uid/13812/action/viewspace/itemid/6826765/php/1 uvm_in_order_comparator #(T,comp_type,convert,pair_type)   two derived comparator: “uvm_in_order_build_in_comparator”: comparing streams of built-in types “uvm_in_orde

在验证平台中加入了reference model和monitor之后,最后一步是加入scoreboard.my_scoreboard的代码如下: 代码清单 2-50 文件:src/ch2/section2.3/2.3.6/my_scoreboard.sv   3 class my_scoreboard extends uvm_scoreboard;   4   my_transaction  expect_queue[$];   5   uvm_blocking_get_port #(my_tr

摘自:http://book.2cto.com/201408/46009.html 在2.1节中讲述验证平台的框图时曾经说过,reference model用于完成和DUT相同的功能. reference model的输出被scoreboard接收,用于和DUT的输出相比较.DUT如果很复杂,那么reference model也会相当复杂. 本章的DUT很简单,所以reference model也相当简单: 文件:src/ch2/section2.3/2.3.5/my_model.sv   4

上一节在验证平台中加入monitor时,读者看到了driver和monitor之间的联系:两者之间的代码高度相似.其本质是因为二者处理的是同一种协议,在同样一套既定的规则下做着不同的事情.由于二者的这种相似性,UVM中通常将二者封装在一起,成为一个agent.因此,不同的agent就代表了不同的协议. 代码清单 2-33 文件:src/ch2/section2.3/2.3.4/my_agent.sv   4 class my_agent extends uvm_agent ;   5   my_

上一节给出了一个只有driver.使用UVM搭建的验证平台.严格来说这根本就不算是UVM验证平台,因为UVM的特性几乎一点都没有用到.像上节中my_driver的实例化及drv.main_phase的显式调用,即使不使用UVM,只使用简单的SystemVerilog也可以完成.本节将会为读者展示在初学者看来感觉最神奇的一点:自动创建一个类的实例并调用其中的函数(function)和任务(task). 要使用这个功能,需要引入UVM的factory机制: 代码清单 2-7 文件:src/ch2/s

文件: src/tlm1/uvm_port_base.svh 类: uvm_port_base uvm_port_component_base派生自uvm_component,因此具有其所有特性.提供了一下接口,get_connected_to 用于返回所有的port主动连接端口.get_provided_to 用于被动连接的接口.is_port, is_export, is_imp这三个接口用于判断是否是一个PORT,EXPORT和IMP.这几个接口都是纯虚类,没有任何实质内容.它重载了bui

最近一个月在实习公司做回归测试,对公司的UVM平台用的比较熟练,就想着自己做一个DUT,然后搭建一个UVM验证平台. 首先,DUT是一个简单的32位的加法器,代码如下:alu.v module adder32_cla( input clk , input rst , input enable , :] a , :] b , input cin , :] sum_r , output cout_r ); :] sum_r = 'h00000000 ; 'h0 ; always @(posedge

subscriber是消费,用户的意思 uvm_subscriber主要作为coverage的收集方式之一 uvm_subscriber的代码非常简单,继承于uvm_component,再加上一个analysis export而已. 其代码如下: virtual class uvm_subscriber #(type T=int) extends uvm_component; typedef uvm_subscriber #(T) this_type; uvm_analysis_imp #(T,

A method for allowing a protected mode kernel to service, in virtual 8086 mode, hardware interrupts which occur during execution of ring 0 protected mode code. When an interrupt occurs during execution of ring 0 code, the microprocessor copies the st

// A task is a generic runnable thingy, usually used for running code on a // different thread or for scheduling future tasks off of the message loop. Task也是比较重要的一个类,先逐个分析头文件 #include "base/non_thread_safe.h" #include "base/revocable_store.

Abstract 本文介绍UVM框架,并以crc7为例进行UVM的验证,最后指出常见的UVM验证开发有哪些坑,以及怎么避免. Introduction 本例使用环境:ModelSim 10.2c,UVM-1.1d,Quartus II 13.1(64 bit),器件库MAX V 1. UVM介绍 对UVM结构熟悉的读者可跳过本节. 叫UVM“框架”可能并不确切(只是便于理解,可类比软件界的“框架”).UVM全称为通用验证方法论.在硬件开发过程中,验证是十分重要的环节.可以说,左手开发,右手验证.

reference:https://www.cnblogs.com/bettty/p/5285785.html Abstract 本文介绍UVM框架,并以crc7为例进行UVM的验证,最后指出常见的UVM验证开发有哪些坑,以及怎么避免. Introduction 本例使用环境:ModelSim 10.2c,UVM-1.1d,Quartus II 13.1(64 bit),器件库MAX V 1. UVM介绍 对UVM结构熟悉的读者可跳过本节. 叫UVM“框架”可能并不确切(只是便于理解,可类比软件

UVM中Driver,transaction,sequence,sequencer之间的关系. UVM将原来在Driver中的数据定义部分,单独拿出来成为Transaction,主要完成数据的randomize and constrained. 在Transaction之上有增加一层sequence,它可以调用,控制同一类型的transaction. 在UVM中增减component名叫sequencer,来留下与sequence的接口,并控制sequence的启动,定义与UVM环境中其他的co

UVM中的regmodel继承自VMM的RAL(Register Abstract Layer),现在可以先将寄存器模型进行XML建模,再通过Synopsys 家的工具ralgen来直接生成regmodel,提供后门访问,十分方便. 寄存器模型建模: 1)定义一个寄存器,如下;也可以在该class中定义covergroup,sample的function等.在以后的component中在采样. class  reg_invert  extends uvm_reg; rand  uvm_reg_f

验证平台必须监测DUT的行为,只有知道DUT的输入输出信号变化之后,才能根据这些信号变化来判定DUT的行为是否正确. 验证平台中实现监测DUT行为的组件是monitor.driver负责把transaction级别的数据转变成DUT的端口级别,并驱动给DUT,monitor的行为与其相对,用于收集DUT的端口数据,并将其转换成transaction交给后续的组件如reference model.scoreboard等处理. 一个monitor的定义如下: 代码清单 2-29 文件:src/ch2

UVM中的TLM1端口,第一类是用于uvm_driver 和uvm_sequencer连接端口,第二类是用于其他component之间连接的端口,如uvm_monitor和uvm_scoreboard.首先让我们看第二类.首先来看uvm_analysis_port. //------------------------------------------------------------------------------ // Title: Analysis Ports //--------

UVM的调度也具有其独特的挑战,尤其是在调试的领域.其中的一些挑战如下: 1. Phase的管理:objections and synchronization 2. 线程调试 3. Tracing issues through automatically generated code, macro expansion, and parameterized classes 4. 默认的错误信息详细但是难以捉摸 5. 扩展带有方法的类里面有些隐式的功能也许是不期望的 6. 对象ID跟对象句柄不同 7