一. RAM 分类XILINX 的 RAM 可分为三种,分别是:单口 RAM,简化双口 RAM 和真双口 RAM.如下 图所示: 图1 单口 RAM 图2 简化双口 RAM A 口写入数据,B 口读数据 图3 真双口 RAM A,B 任意一个口都可以读写数据,可从 A 写入,B 读数据 二.选择数据位宽和深度Block RAM 的数据位宽为 1-1152bit,深度取决于所选择 FPGA 器件中 block 的数量.超出地址范围之外的写操作,写进去的数据不会与存储器件中的数据冲突. 读超出地址范

先加点自己的总结:真双口RAM可以在任意时间访问任意地址,两个端口的地址是一样的,即共享内存和地址.这就会带来一个问题:同时读写一个地址会发生冲突.基于这个点矛盾就要设置限制条件,这个在Xilinx IP core中会设置,在RTL中也可以通过控制相应的使能端,进而控制不同时读写一个地址,详情参见,Xilinx官方文档UG383中Conflict Avoidance部分和PG058. 一. RAM 分类 XILINX 的 RAM 可分为三种,分别是:单口 RAM,简化双口 RAM 和真双口 RA

FPGA是什么?FPGA是现场可编程逻辑阵列,由可编程逻辑资源(LUT和 REG),可编程连线,可编程I/O构成.Xilinx的FPGA的基本结构是一样的,但随着半导体工艺的发展,FPGA的逻辑容量越来越丰富,速度更快,嵌入越来越多的硬核了,比如:ARM处理器,PCIe, ETHERNET等.在制程工艺上,Xilinx的7系列FPGA采用28 nm工艺,UltraScale采用20nm, UltraScale+ 采用16nm,每一代工艺的可用资源,比上一代就翻了一倍. 从架构而言,Xilinx

提示:本文的所有图片如果不清晰,请在浏览器的新建标签中打开或保存到本地打开 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 二.打开例子工程 1.新建工程,并在IP Catalog中找到Serial RapidIO Gen2 2.双击Serial RapidIO Gen2进入核的配置界面,所用参数全部保持默认,然后直接点击OK 3.在弹出的的

一直来,都是使用Vivado中自带的GMIItoRGMII IP核来完成GMII转RGMII的功能:尽管对GMII及RGMII协议都有一定的了解,但从没用代码实现过其功能.由于使用IP时,会涉及到MDIO配置IP寄存器的问题,觉得麻烦.因此决定用代码实现GMII转RGMII的功能. 参考Lattice的开源代码,进行移植.移植后在Vivado中进行编译时没有问题,但一旦进行实现(Implementation)时就会有如下错误: [Place 30-574] Poor placement for

https://www.cnblogs.com/liujinggang/p/10091216.html 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 提示:本文的所有图片如果不清晰,请在浏览器的新建标签中打开或保存到本地打开 二.打开例子工程 1.新建工程,并在IP Catalog中找到Serial RapidIO Gen2 2.双击Ser

作者:Hello,Panda 一般而言,Xilinx Microblaze会被用来在系统中做一些控制类和简单接口的辅助性工作,比如运行IIC.SPI.UART之类的低速接口驱动,对FPGA逻辑功能模块初始化配置及做些辅助计算等等.类程序的代码量普遍不大,常常在十几KB到几时KB之间,因此对存储的需求通常也不是太高,使用FPGA内部RAM资源便已经够用.那么,当Microblaze需要运行文件系统.USBHCD.网络协议栈甚至是操作系统时,代码量可能会高达几MB甚至是几十MB的规模,此时程序就必须

// DSP48A1 : In order to incorporate this function into the design, // Verilog : the following instance declaration needs to be placed // instance : in the body of the design code. The instance name // declaration : (DSP48A1_inst) and/or the port dec

FPGA中的嵌入式RAM分为两种:专用的BRAM和分布是RAM(用LUT实现的).这两种RAM又可以配置成单端口和双端口的RAM和ROM.双端口RAM又可以根据读写地址是否在同一块分为Double Port 和Two Port.读取方式也有多种方式,包括:Read first, Write first, No change 等. Block RAM和分布式RAM 在FPGA实现RAM时,可在专用Block RAM和分布式RAM中实现.这两者的选择不仅会影响资源选择,同时还会严重地影响性能和功耗.

很多人做了很久的FPGA,知道怎么去给信号分配引脚,却对这些引脚的功能及其资源限制知之甚少:在第一章里对Zynq7000系列的系统框架进行了分析和论述,对Zynq7000系列的基本资源和概念有了大致的认识,然而要很好地进行硬件设计,还必须了解芯片的引脚特性,以确定其是否符合我们的选型要求,这些要求包括GTX引脚数目.select IO引脚数目.select IO引脚的资源配置情况.PS IO的数目及类型等. 1.       Zynq7000系列引脚分类 Zynq7000系列引脚的分类是确定的,

<Xilinx约束学习笔记>为自己阅读 Xilinx 官方 UG903 文档后的学习笔记,大多数为翻译得来,方便大家学习. 1 约束方法学 1.1 组织约束文件 Xilinx 建议将时序约束和物理约束分开保存为两个不同的文件.甚至可以将针对某一个模块的约束单独保存在一个文件中. 1.1.1 综合和实现可以使用不同的约束文件 可以使用 USED_IN_SYNTHESIS 和 USED_IN_IMPLEMENTATION 属性指定约束文件是在综合或实现过程中使用. 注意:特别是IP.DCP这类使用

Altera的RAM初始化文件格式是mif和hex. QuartusII自带的RAM初始化工具很方便产生初始化文件. Xilinx的RAM初始化文件格式是coe, 在vivado中软件会将coe文件变成mif 文件.Xilinx和Altera的mif文件格式并不相同.Xilinx的mif文件才是最终有效的初始化文件.可以用Memory Editor编辑工具产生coe文件,具体位置在Tools > Memory Editor.也可以在 $XILINX/coregen/data目录下发现参考文件.

目前大多数FPGA都有内嵌的块RAM(Block RAM),可以将其灵活地配置成单端口RAM(DPRAM,Single Port RAM).双端口RAM(DPRAM,Double Ports RAM).伪双端口RAM(Pseudo DPRAM).CAM(Content Addressable Memory).FIFO等常用存储结构.FPGA中其实并没有专用的ROM硬件资源,实现ROM的思路是对RAM赋予初值,并保持该初值.所谓CAM,即内容地址存储器.CAM这种存储器在其每个存储单元都包含了一个

Modelsim,可以选型SE和XE两个版本.Modelsim XE可以直接被ISE调用,而Modelsim SE需要手动添加仿真库.但SE版和OEM版在功能和性能方面有较大差别,比如对于大家都关心的仿真速度问题,以Xilinx公司提供的OEM版本ModelSim XE为例,对于代码少于40000行的设计,ModelSim SE 比ModelSim XE要快10倍:对于代码超过40000行的设计,ModelSim SE要比ModelSim XE快近40倍.所以我还是选择了Modelsim SE,

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那

目录 1.简介 2.深入 3.DEMO 4.SiFive基于risc-v指令集的芯片验证 LINKS 时间 作者 版本 备注 2018-10-09 08:38 beautifulzzzz v1.0 到3 2018-10-18 07:23 beautifulzzzz v2.0 risc-v (4) 1.简介 xlinx官网地址: https://china.xilinx.com/products/boards-and-kits/arty.html 1.1 产品描述 售价 99 美元的 Arty 评

都是一些细节性问题,放在一起记忆,一问一答的形式,有任何问题欢迎文章上方微博讨论,多思多想. 1.What makes the difference between Run time and CPU time?      Run time is the time it takes for the task to run from start to finish, equal to wall-clock time.     CPU time is the time that the CPU is

从大学时代第一次接触FPGA至今已有10多年的时间,至今记得当初第一次在EDA实验平台上完成数字秒表.抢答器.密码锁等实验时那个兴奋劲.当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的.后来读研究生,工作陆陆续续也用过Quartus II.FoundaTIon.ISE.Libero,并且学习了verilogHDL语言,学习的过程中也慢慢体会到verilog的妙用,原来一小段语言就能完成复杂的原理图设计,而且语言的移植性可操作性比原理图

1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系. 答案应该与上面问题一致 [补充]:同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变.改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的. 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一

1.      概述 Spartan6系列是一类低成本高容量的FPGA,采用45nm低功耗敷铜技术,能在功耗.性能.成本之间很好地平衡:Spartan6系列内部采用双寄存器.6输入的LUT,还有一系列的内建系统级模块,这些系统级模块有18Kb Block Ram.第二代DSP48A21 Slice.SDRAM存储器接口(DDR接口).强健的混合型时钟管理模块.Select IO技术.优化的高速串行收发器GTP Transceiver.PCIE接口.先进的系统级电源管理模式.可自动检测配置.具有A