一度因为DDR3的IP核使用而发狂. 后来因为解决问题,得一感悟.后面此贴会完整讲述ddr3 ip的使用.(XILINX K7) 感悟:对于有供应商支持的产品,遇到问题找官方的流程.按照官方的指导进行操作.由于使用软件版本不同可能语法之间有出入或着不兼容,此时常识寻找下载版本最接近的官方Guide来操作,你就会发现解决那些莫名其妙问题的突破点. 问题: 1.综合 a.问题:Unable to set attribute "DQS_AUTO_RECAL" with value "

做过USB的人都或许有一个纠结,那就是D+和D-上到底要串多大的电阻,串在源端还是终端. 我想说:网络上的说法都不完全正确,首先USB有低速.全速和高速之分,在低速和全速模式下是电压驱动的,驱动电压为3.3V,但在高速模式下是电流驱动的,驱动电流为17.78mA,host-device模型如下: Host和device的D+和D-都有45ohm的电阻端接到地,所以每根线的并联电阻为22.5ohm,17.78x22.5=400mV,所以高速模式下的差分幅度为800mV (这时匹配电阻为0),但是匹

昨晚找了一下,发现DDR3读写在工程上多是通过例化MIG,调用生成IPcore的HDL Functional Model.我说嘛,自己哪能写出那么繁琐的,不过DDR读写数据可以用到状态机,后期再添砖加瓦吧,当下先对比一下网上找的一段程序和自己例化后的程序. 另外,仿真了十余分钟,最后的是什么鬼?一头雾水T.T.想着每一次要分析信号要等那么久就难受. 更重要的是分享一波关于“Xilinx平台下DDR3设计教程”的资料.就其中的“仿真篇”而言,亲测可行,还是中文版 datasheet看着亲切.0.0

DDR3 初始化配置流程 系统上电之后,必须先完成DDR3 SDRAM 的初始化操作,系统才能访问DDR3 SDRAM.在进行初始化之前需要注意以下几点: 对DDR3 SDRAM 进行上电操作时,需要遵循JEDEC 标准.即先提供VDD,然 后提供VDDQ,最后提供VREF 和VTT.  该初始化过程需要在系统进入NORMAL 模式后进行. 在DDRC 32bit 模式下,假设存储空间由两片容量为1Gbit,数据总线位宽为16bit 的 DDR3 SDRAM 构成,DDRC 的初始化步骤如下:

本文转自:(4条消息) xilinx ddr3 MIG ip核使用详解_admiraion123的博客-CSDN博客 1,DDR3基本内容介绍1.1,DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM,即第三代双倍速率同步动态随机存储器.所谓同步,是指DDR3数据的读取写入是按时钟同步的:所谓动态,是指DDR3中的数据掉电无法保存,且需要周期性的刷新,才能保持数据:所谓随机存取,即可以随机操作任一地址的数据:所谓double-data-r

一．TTL TTL集成电路的主要型式为晶体管-晶体管逻辑门(transistor-transistor logic gate),TTL大部分都采用5V电源.1.输出高电平Uoh和输出低电平UolUoh≥2.4V,Uol≤0.4V2.输入高电平和输入低电平Uih≥2.0V,Uil≤0.8V二．CMOSCMOS电路是电压控制器件,输入电阻极大,对于干扰信号十分敏感,因此不用的输入端不应开路,接到地或者电源上.CMOS电路的优点是噪声容限较宽,静态功耗很小.1.输出高电平Uoh和输出低电平UolUoh

什么是阻抗 阻抗分三种,电阻.电容.电感,三者阻抗表达式如下: 符号 单位 表达式 备注 电阻 R 欧姆 Ω 电压电流相位相同 电容 C 法拉 F 电压相位落后电流90度 电感 L 亨利 H 电压相位超前电流90度 阻抗 Z 欧姆 Ω wL-1/wC < 0 称为容性负载 wL-1/wC > 0 称为感性负载 在具有电阻.电感和电容的电路里,各个元器件对电路中电流所起的阻碍作用叫做阻抗,其单位是欧姆,用符号Z表示,是一个复数,实部称为电阻,虚部为电抗.其中电容在电路中对交流电所起的阻碍作用称为

我们学到了以前的系统板的教训,新的版本号DM8168烤... 一级:电源.DM8168.DDR3.FPGA.CPLD.Nandflash.USB.以太网络.SATA.JTAG等待. 的地面电源部充分.并不意味着他们的过孔,功率输出通过通孔和内层铜层连接,确保DM8168供电充足.1V0_AVS非常重要,所以特意做的非常细致,这个电源供应不上.DM8168连系统都启动不起来.产生AVS的电源芯片发热量非常大,假设没有能及时散发热量,将不能正常工作输出正常电压,採取的方法是在芯片的正下方也就是底层覆

常见的拓扑结构有: 1.点对点拓扑 point-to-point scheduling     该拓扑结构简单,整个网络的阻抗特性容易控制,时序关系也容易控制,常见于高速双向传输信号线:常在源端加串行匹配电阻来防止源端的二次反射.   2.菊花链结构 daisy-chain scheduling     如下图所示,菊花链结构也比较简单,阻抗也比较容易控制.菊花链的特征就是每个接收端最多只和2个另外的接收端/发送端项链,连接每个接收端的stub线需要较短.该结构的阻抗匹配常在终端做,用戴维南端接

类别 描述 检视规则 原理图需要进行检视,提交集体检视是需要完成自检,确保没有低级问题. 检视规则 原理图要和公司团队和可以邀请的专家一起进行检视. 检视规则 第一次原理图发出进行集体检视后所有的修改点都需要进行记录. 检视规则 正式版本的原理图在投板前需要经过经理的审判. 差分网络 原理图中差分线的网络,芯片管脚处的P和N与网络命令的P和N应该一一对应. 单网络 原理图中所有单网络需要做一一确认. 空网络 原理图中所有空网络需要做一一确认. 网格 1.原理图绘制中要确认网格设置是否一致.   

1 系统方案 对于设计一款硬件平台,首先要确定整体框架,确定各个模块所需要的芯片以及电压分配情况.图2.6是笔者曾经设计的硬件平台系统. 图2.6系统框图 对于选定一个系统方案之后,接下来做的要先去查看所选用的芯片的数据手册.那么查看手册一般有几点必须要注意,(1)FPGA的工作电压,确定若FPGA正常工作需要几档电压,好设计电源电路:(2)考虑功耗,这决定着需要多大功率的电源才能驱动芯片正常工作:(3)查看时钟网络的分布,这决定在进行逻辑设计时时钟分配的问题:(4)JTAG下载电路,这一部分是

类别 描述 检视规则 原理图需要进行检视,提交集体检视是需要完成自检,确保没有低级问题. 检视规则 原理图要和公司团队和可以邀请的专家一起进行检视. 检视规则 第一次原理图发出进行集体检视后所有的修改点都需要进行记录. 检视规则 正式版本的原理图在投板前需要经过经理的审判. 差分网络 原理图中差分线的网络,芯片管脚处的P和N与网络命令的P和N应该一一对应. 单网络 原理图中所有单网络需要做一一确认. 空网络 原理图中所有空网络需要做一一确认. 网格 1.原理图绘制中要确认网格设置是否一致.   

一.DDR电源简介 1. 电源 DDR的电源可以分为三类: a.主电源VDD和VDDQ,主电源的要求是VDDQ=VDD,VDDQ是给IO buffer供电的电源,VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用. 有的芯片还有VDDL,是给DLL供电的,也和VDD使用同一电源即可.电源设计时,需要考虑电压,电流是否满足要求,电源的上电顺序和电源的上电时间,单调性等.电源电压的要求一般在±5%以内.电流需要根据使用的不同芯片,及芯片个数等进行计算.由于DDR的电流一般都比较大,所以

转自 http://www.fairchildic.org/module/forum/thread-658-1-1.html (原帖包括详细的附件内容) 1. 电源 DDR的电源可以分为三类A.主电源VDD和VDDQ,主电源的要求是VDDQ=VDD,VDDQ是给IO buffer供电的电源,VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用.有的芯片还有VDDL,是给DLL供电的,也和VDD使用同一电源即可.电源设计时,需要考虑电压,电流是否满足要求,电源的上电顺序和电源的上电时间

1.点对点拓扑 point-to-point scheduling 该拓扑结构简单,整个网络的阻抗特性容易控制,时序关系也容易控制,常见于高速双向传输信号线:常在源端加串行匹配电阻来防止源端的二次反射.2.菊花链结构 daisy-chain scheduling 如下图所示,菊花链结构也比较简单,阻抗也比较容易控制.菊花链的特征就是每个接收端最多只和2个另外的接收端/发送端项链,连接每个接收端的stub线需要较短.该结构的阻抗匹配常在终端做,用戴维南端接比较合适.3. fly-by schedu

PCB中的生产工艺.USB布线.特殊部件.蓝牙天线设计 (2016-07-20 11:43:27) 转载▼     PCB生产中Mark点设计 1.pcb必须在板长边对角线上有一对应整板定位的Mark点,板上集成电路引脚中心距小于0.65mm的芯片需在集成电路长边对角线上有一对对应芯片定位的Mark点:pcb双面都有贴片件时,则pcb的两面都按此条加Mark点. 2.pcb边需留5mm工艺边(机器夹持PCB最小间距要求),同时应保证集成电路引脚中心距小于0.65mm的芯片要距离板边大于13mm(

类别 描述 检视规则 原理图需要进行检视,提交集体检视是需要完成自检,确保没有低级问题. 检视规则 原理图要和公司团队和可以邀请的专家一起进行检视. 检视规则 第一次原理图发出进行集体检视后所有的修改点都需要进行记录. 检视规则 正式版本的原理图在投板前需要经过经理的审判. 差分网络 原理图中差分线的网络,芯片管脚处的P和N与网络命令的P和N应该一一对应. 单网络 原理图中所有单网络需要做一一确认. 空网络 原理图中所有空网络需要做一一确认. 网格 1.原理图绘制中要确认网格设置是否一致.   

Mark为期两天的EMC培训中大概分成四个时间差不多的部分,简单来说分别是SI.PI.回流.屏蔽.而在信号完整性的书籍中,也会把信号完整性分为:1.信号自身传输的问题(反射,损耗):2.信号与信号之间的问题(串扰):3.电源问题:4.EMC问题.看来EMC跟SI重叠度很高啊,确实做久了之后,发现其实他们都是在解决一个电磁场往哪儿去的问题,解决的思路与手段都有非常大的相似性. 在PCB板上的电磁场,更多的还是储存在电容电感中,任何一个导体都是电感,而任何两个导体的组合都是电容.储存在信号路径与回流

一.背景 客户要了一块单路CAN的板子,他希望在没有其他板子的情况下进行自行测试,然后按照我写的 APP选择自收发测试选项,却无法接收到发送的信息,但是外接了一块板子就可以接收到自己发送的 信息:由于开发时间久远,之前又没做记录,所以一时间没有解释出个子丑寅卯来,惭愧.现在重 新查看资料,便有了此文. 二.正文 LPC1769有"Gloable self test(全局自测试)"和"Local self test (本地自测试)"两种测试模 式: --> &q

摘要: 对于大部分的应用来说,都存在热点数据的访问,即:某些数据在一定时间内的访问频率要远远高于其它数据. 常见的热点数据有“最新的新闻”.“最热门的新闻”.“下载量最大”的电影等. 为了了解MySQL Innodb对热点数据的支持情况,我进行了基准测试,测试环境如下: [硬件配置] 硬件 配置 ... 对于大部分的应用来说,都存在热点数据的访问,即:某些数据在一定时间内的访问频率要远远高于其它数据. 常见的热点数据有“最新的新闻”.“最热门的新闻”.“下载量最大”的电影等. 为了了解MySQL