HSPICE 电平触发D触发器仿真
一、 HSPICE的基本操作过程
- 打开HSPICE程序,通过OPEN打开编写好的网表文件。
- 按下SIMULATE进行网表文件的仿真。
- 按下AVANWAVES查看波形图(仿真结果)。
二、 网表文件结构总结
HSPICE输入文件包括电路标题语句,电路描述语句,分析类型描述语句,输出描述语句,注释语句,结束语句等六部分构成。
电路描述语句:电路元器件,元器件模型,电路的输入激励和源,子电路。
分析类型描述:瞬态分析语句,交流分析语句,直流扫描语句,可选项语句。
三、 在纸上手画D触发器的晶体管级电路

图1-与非门原理图

图2-非门原理图

图3-D触发器原理图
四、 写出D触发器的网表文件
.title inverter
.option post accurate probe
.lib 'D:\hspice2007\model\PTM45nm\nmos90.lib' TT
.lib 'D:\hspice2007\model\PTM45nm\pmos90.lib' TT
V1 1 0 dc=1.8
.SUBCKT feimen 1 0 in out
Mp0 out in 1 1 pmos W=20u L=180n
Mn0 out in 0 0 nmos W=10u L=180n
.ENDS
.SUBCKT yufei 1 0 A B vo
Mp1 vo A 1 1 pmos W=20u L=180n
Mp2 vo B 1 1 pmos W=20u L=180n
Mn1 vo A vn vn nmos W=10u L=180n
Mn2 vn B 0 0 nmos W=10u L=180n
.ENDS
X1 1 0 D 3 feimen
X2 1 0 D CLK 2 yufei
X3 1 0 CLK 3 4 yufei
X4 1 0 2 QF Q yufei
X5 1 0 Q 4 QF yufei
V2 CLK 0 pulse(0 1.8 0.1n 0.1n 0.1n 0.2u 0.4u)
V3 D 0 pulse(0 1.8 0.1n 0.1n 0.1n 1u 2u)
.op
.tran 0.1n 5u
.probe v(CLK) v(D) v(Q) v(QF)
.end
五、 总结书写与非门网表文件中的注意事项
- 注意库文件的引用及模型名称的编写。
- 换行继续应用+号标注。
- 对节点命名时应注意不要有相同的的节点名。
六、 HSPCIE仿真结果
(一)、电平触发D触发器仿真结果图

图4-电平触发D触发器仿真结果
(二)、结论
电平D触发器在CLK=1期间输出Q与输入D的状态相同,当CLK变为低电平以后,触发器将保持CLK变为低电平之前的状态。触发器特性表如表1所示。
表1-电平触发D触发器的特性表
| CLK | D | Q | Q* |
|---|---|---|---|
| 0 | X | 0 | 0 |
| 0 | X | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
七、 实验过程中的收获和体会
通过本次集成电路课程设计,我收获良多。对于MOS管的原理,与非门的原理,非门的原理,电平触发D触发器的原理有了更加深刻的理解,对于HSPICE仿真软件的使用更加熟悉,本次实验课学会了将复杂的电路原理图分解成简单的子电路以及子电路的调用方法,而且加深了对于网编文件的调试能力.
HSPICE 电平触发D触发器仿真的更多相关文章
- FPGA中边沿触发和电平触发
边沿触发和电平触发基本就是触发器和锁存器的区别: 触发器是边沿触发,只有当时钟上升(或下降)的一瞬间,触发器会读取并锁存输入信号.输出信号仅在时钟信号上升(或下降)的一瞬间会发生变化. 锁存器是电 ...
- stm32中断无电平触发的解决办法
这几天在用stm32读取FPGA中FIFO里的数据,遇到了不少的问题.其中有个自己觉得比较好玩的问题,就拿出来写写.其实这个问题也比较简单,开始我觉得没必要拿出来写,不过,想想后觉得还是写写吧,就当做 ...
- SQL Server 触发器:表的特定字段更新时,触发Update触发器
create trigger TR_MasterTable_Updateon MasterTableafter updateas if update ([Type])--当Type字段被更新时,才会触 ...
- SQL Server 触发器 表的特定字段(一个字段)更新时,触发Update触发器
CREATE TRIGGER [dbo].[Trg_Update_table1_column1] on table1 after update as if update (column1) ...
- 触发器(基本的SR触发器、同步触发器、D触发器)
一.能够存储1位二值信号的基本单元电路统称为触发器(Filp-Flop) 触发器是构成时序逻辑电路的基本逻辑部件.它有两个稳定状态:“0”和“1”.在不同的输入情况下,它可以被置0状态或1状态,当输入 ...
- 锁存器 Latch v.s. 触发器 Flip-Flop
转载 http://guqian110.github.io/pages/2014/09/23/latch_versus_flip_flop.html 根据 Wiki: Flip-flop (elec ...
- FPGA笔试必会知识点1--数字电路基本知识
组合逻辑与时序逻辑 组合逻辑电路:任意时刻电路输出的逻辑状态仅仅取决于当时输入的逻辑状态,而与电路过去的工作状态无关. 时序逻辑电路:任意时刻电路输出的逻辑状态不仅取决于当时输入的逻辑状态,而与电路过 ...
- 《CODE》讲了什么?
本书首先从黑夜中用手电筒开关灯的方式来与小伙伴交流从而引出了编码与组合的概念,并阐明了编码的本质就是交流,是一种用来在机器与人之间传递信息的方式.然后在第 2~3 章中讲述了编码与组合的应用,如电报机 ...
- [转]HSpice仿真
一.HSPICE基础知识Avant! Start-Hspice(现在属于Synopsys公司)是IC设计中最常使用的电路仿真工具,是目前业界使用最为广泛的IC设计工具,甚至可以说是事实上的标准.目前, ...
随机推荐
- 深度学习,机器学习神器,白嫖免费GPU
深度学习,机器学习神器,白嫖免费GPU! 最近在学习计算机视觉,自己的小本本没有那么高的算力,层级尝试过Google的Colab,以及移动云的GPU算力,都不算理想.如果数据集比较小,可以试试Cola ...
- 多线程07.thread-join
package com.wangwenjun.concurrency.chapter5; public class ThreadJoin3 { public static void main(Stri ...
- 重新整理 .net core 实践篇——— 权限中间件源码阅读[四十六]
前言 前面介绍了认证中间件,下面看一下授权中间件. 正文 app.UseAuthorization(); 授权中间件是这个,前面我们提及到认证中间件并不会让整个中间件停止. 认证中间件就两个作用,我们 ...
- 如何用three.js搭建处理3D园区、3D楼层、3D机房管线(机房升级版)-第九课(二)
接着上一篇文章,<如何用webgl(three.js)搭建处理3D园区.3D楼层.3D机房管线问题(机房升级版)-第九课(一)> 继续讲解关于三维数据中心管线可视化的解决方案. 上一篇我们 ...
- CF30E. Tricky and Clever Password
被你谷翻译诈骗了兄弟. 不过下次可以拿去诈骗其他人. 考虑枚举B,显然结论有B作为回文串越长越好,这个可以使用manacher,或者直接二分hash. 然后考虑翻转末尾串,然后记录其匹配到第 \(i\ ...
- 入坑 OI 249561092 周年之际的一些感想
2018.2.10~2021.2.10 又是一年的 2 月 10 日,今天的到来意味着我 OI 生涯的第三年已经结束,即将开启 OI 生涯的第四年了.回顾这三年以来自己由懵懂.无知慢慢变成熟的历程,感 ...
- Topcoder 12519 ScotlandYard(点对 dp+最长路)
题面传送门 题意: 有两个人 A 和 B 玩一个游戏.游戏规则大致是这样的: 有 \(n\) 个城市和三种交通工具公交.地铁和出租车. 给出三个 \(n\times n\) 的字符矩阵 \(b,m,t ...
- 使用FastqCount统计fastq文件基本信息?
目录 1. FastqCount简介 2. 使用 3. 结果 1. FastqCount简介 快速实用小工具:FastqCount https://github.com/zhimenggan/Fast ...
- 【Pathview web】通路映射可视化
前言 pathview是一个通路可视化友好的R包,最主要的是它支持多组学数据映射(基因/蛋白-代谢).自己用过它的R包,后来发现有网页版的,果断介绍给学员.因为不常用,记录要点,以后温习备用. 目前w ...
- python爬虫之正则表达式(用在其他地方也可)
1. 常用的匹配规则 ### 常用的匹配规则 # \w 匹配字母.数字及下划线 # \W 匹配不是字母.数字及下划线的字符 # \s 匹配任意空白字符,等价于[\t\n\t\f] # \S 匹配任意非 ...