【FPGA篇章四】FPGA状态机：三段式以及书写方法

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状态机是fpga设计中极其重要的一种技巧，状态机通过不同的状态迁移来完成特定的逻辑操作，掌握状态机的写法可以使fpga的开发事半功倍。

状态机的分类

　　Moore型状态机：状态机的变化只与当前的状态有关
　　Mealy型状态机：状态机的变化不仅与当前的状态有关，还与输入有关

如何创建状态机

状态机的创建可以分为一段式，两段式和三段式

　　一段式：主要是讲所有的状态变化以及导致的输出变化都写在了一个always模块中。

　　两段式：一个always模块采用同步时序描述状态转移；另一个always模块采用组合逻辑判断状态转移条件，描述状态转移规律以及输出。

　　三段式：一个always模块采用同步时序描述状态转移；一个always模块采用组合逻辑判断状态转移条件，描述状态转移规律；另一个always模块描述状态输出（可以用组合电路输出，也可以时序电路输出）。

举个例子：从循环输入的字母中做连续检测，当连续检测到“hello”时，将led灯进行状态的翻转，继续进行下一次的检测。

一段式的编写方式:

 module  hello(
 input clk,//系统时钟信号  50mHz
 input rst_n,//系统复位信号，低电平有效
 input [:] data,//连续输入的字母
 output reg led//led灯
 );

 //设置需要改变的状态
 parameter    checkh  = 'b0000_1,
              checke  = 'b0001_0,
              checkla = 'b0010_0,
              checklb = 'b0100_0,
              checko = 'b1000_0;

 reg [:]state;

 always @(posedge clk or negedge rst_n)
     if(!rst_n)
         begin
             led <= 'b0;
             state <= checkh;
         end
     else
         begin
             case (state)
                 checkh:
                     if(data == "h") state <= checke;
                     else  state <= checkh;
                 checke:
                     if(data == "e") state <= checkla;
                     else  state <= checkh;
                 checkla:
                     if(data == "l") state <= checklb;
                     else  state <= checkh;
                 checklb:
                     if(data == "l") state <= checko;
                     else  state <= checkh;
                 checko:
                     if(data == "o")
                         begin
                         led <= ~led;
                         state <= checkh;
                         end
                     else  state <= checkh;
                 default:state <= checkh;
             endcase
         end

 endmodule

二段式的编写方式:

 module  hello(
 input clk,
 input rst_n,
 input [:] data,
 output reg led
 );

 parameter checkh  = 'b0000_1,
                 checke  = 'b0001_0,
                 checkla = 'b0010_0,
                 checklb = 'b0100_0,
                 checko  = 'b1000_0;

 reg [:] cstate; // 当前状态
 reg [:] nstate; // 下一状态

 always @(posedge clk or negedge rst_n)
 if(!rst_n)
        cstate <= checkh;
 else
        cstate <= nstate;

 always @(cstate or data)
             case (cstate)
                 checkh:
                     if(data == "h") nstate <= checke;
                     else  nstate <= checkh;
                 checke:
                     if(data == "e") nstate <= checkla;
                     else  nstate <= checkh;
                 checkla:
                     if(data == "l") nstate <= checklb;
                     else  nstate <= checkh;
                 checklb:
                     if(data == "l") nstate <= checko;
                     else  nstate <= checkh;
                 checko:
                     if(data == "o")
                         begin
                         led <= ~led;
                         nstate <= checkh;
                         end
                     else  nstate <= checkh;
                 default:nstate <= checkh;
             endcase

 endmodule

三段式的编写方式:

 module  hello(
 input clk,
 input rst_n,
 input [:] data,
 output reg led
 );

 parameter checkh  = 'b0000_1,
                 checke  = 'b0001_0,
                 checkla = 'b0010_0,
                 checklb = 'b0100_0,
                 checko = 'b1000_0;

 reg [:] cstate; // 当前状态
 reg [:] nstate; // 下一状态

 //复位信号，clk的处理（主要是对初始状态进行赋值操作）
 always @(posedge clk or negedge rst_n)
 if(!rst_n)
     cstate <= checkh;
 else
     cstate <= nstate;

 //状态迁移的处理
 always @(cstate or data)
             case (cstate)
                 checkh:
                     if(data == "h") nstate <= checke;
                     else  nstate <= checkh;
                 checke:
                     if(data == "e") nstate <= checkla;
                     else  nstate <= checkh;
                 checkla:
                     if(data == "l") nstate <= checklb;
                     else  nstate <= checkh;
                 checklb:
                     if(data == "l") nstate <= checko;
                     else  nstate <= checkh;
                 checko:
                     if(data == "o")
                         begin
                             nstate <= checkh;
                         end
                     else  nstate <= checkh;
                 default:nstate <= checkh;
             endcase

 //输出数据的处理
 always @(posedge clk or negedge rst_n)
 if(!rst_n)
         led <= 'b1;

 else
         case (cstate)
                 checko:
                     if(data == "o")
                         led <= ~led;
                 default;
         endcase

 endmodule