FPGA初学之前后仿真分析

最近在学习FPGA，感觉语言的学习到时很容易，但是由于缺乏电路图的硬件知识，所以看起来比较难懂，下面是对FPGA中仿真的一点理解，以后需要学习的地方还有很多啊。

一、使用ISE环境进行FPGA系统设计的时候，仿真是一个必不可少的步骤，即仿真过程是正确实现设计的关键环节，有两种：

1.功能仿真 （前仿真 ）：在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程，即布局布线以前的仿真。

2.时序仿真（后仿真）：指布局布线后仿真，因为加入了线延迟信息，所以这一步的仿真和真正芯片的行为最接近，也是用于仿真芯片时序约束是否添加正确，布局布线后是否还满足时序等。

相同：两者仿真使用的仿真器是相同的， 所需的流程和激励也是相同的；

不同：时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延， 而功能仿真没有。

ISE环境中前后仿真的选项：

以一个ALU的实现功能为例分析前后仿真的不同，其前仿真和后仿真的结果图为：

前仿真图

后仿真图

从时序仿真图可以看出，后仿真存在着延迟。本实验中存在的延迟也就是几ns，但是频率很高的时候，延迟可能会达到一个或者几个周期，这就要求工作频率不能超过最高工作频率。那么最高频率怎么计算呢？

二、计算最大工作频率

首先需要知道FPGA中存在 的延时有哪些，下面是常用的四种：

1、纯组合逻辑延时（输入引脚到输出引脚），如图：

2、输入引脚到同步元件之间的延时，如图delay2

3、同步元件到输出引脚之间的延时，如图delay3

4、不同时钟Clk1和Clk2之间的异步延时，如图delay4

我们知道，几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。

工作频率的计算受到时序延时delay1、 delay2、 delay3、 delay4的影响。在影响工作频率的参数中，由于针对某一个器件delay2  和delay3  是固定的，因此我们在设计中需要考虑的参数主要就是delay1  和delay4。从静态分析报告中我们可以得到工作频率的最大值，就是时序分析报告中所有延时的最大值。如果工作频率大于该值，则可能出现延时一个或几个周期的情况，从而导致输出结果错误。

上述仿真时序图的源码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.STD_LOGIC_UNSIGNED.all;

entity ALU is

port ( CLK : in STD_LOGIC ;
OP_CODE : in STD_LOGIC_VECTOR (  downto  ) ;
A,B : in STD_LOGIC_VECTOR (  downto  ) ;
C_IN : in STD_LOGIC;
EN : in STD_LOGIC;
Y : out STD_LOGIC_VECTOR ( downto ) );

end ALU;

architecture Behavioral of ALU is

signal OP_CODE_CI : STD_LOGIC_VECTOR (  downto  );

begin

OP_CODE_CI <= OP_CODE & C_IN ;
process ( CLK ) begin
if rising_edge ( CLK ) then
if (EN = '') then
case OP_CODE_CI is
when "" => Y <= A;
when "" => Y <= A +  ;
when "" => Y <= A + B ;
when "" => Y <= A + B + ;
when "" => Y <= A + not B ;
when "" => Y <= A + not B + ;
when "" => Y <= A -  ;
when "" => Y <= A ;
when "" => Y <= A and B ;
when "" => Y <= A or B ;
when "" => Y <= A xor B ;
when "" => Y <= not A ;
when "" => Y <= (others => '') ;
when others => Y <= (others => 'X' );
end case;
end if;
end if ;
end process;

end Behavioral;

Test Bench的测试激励：

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY ALU_test IS
END ALU_test;

ARCHITECTURE behavior OF ALU_test IS 

    COMPONENT ALU
    PORT(
         CLK : IN  std_logic;
         OP_CODE : IN  std_logic_vector( downto );
         A : IN  std_logic_vector( downto );
         B : IN  std_logic_vector( downto );
         C_IN : IN  std_logic;
         EN : IN  std_logic;
         Y : OUT  std_logic_vector( downto )
        );
    END COMPONENT;

signal OP_CODE_SIG : STD_LOGIC_VECTOR( downto ):= (others => '');
signal A_SIG : STD_LOGIC_VECTOR( downto ):= "" ;
signal B_SIG : STD_LOGIC_VECTOR( downto ):= "" ;
signal C_IN_SIG : STD_LOGIC := '';
signal EN_SIG : STD_LOGIC := '';
signal Y_SIG : STD_LOGIC_VECTOR( downto );
signal CLK : STD_LOGIC := '' ;
signal OP_CODE_CI_SIG : STD_LOGIC_VECTOR (  downto  ) := (others => '') ;

BEGIN

OP_CODE_SIG <= OP_CODE_CI_SIG( downto );
C_IN_SIG <= OP_CODE_CI_SIG();
UUT: ALU port map(
OP_CODE => OP_CODE_SIG,
A => A_SIG,
B => B_SIG,
C_IN => C_IN_SIG,
Y => Y_SIG,
EN => EN_SIG,
CLK => CLK);
CLK <= not CLK after  ns;

process
begin
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait for  ns;
OP_CODE_CI_SIG <= ""; wait;
end process;
END;