python 分割含有多个module的verilog文件,按照module名来命名文件

import re

# 读取 Verilog 文件
with open('test.v', 'r') as f:
verilog_content = f.read() # 使用正则表达式查找所有的 module 定义
module_pattern = re.compile(r'module\s+(\w+)\s*\((.|\n)*?endmodule')
matches = module_pattern.finditer(verilog_content) # 遍历每一个匹配到的 module
for match in matches:
# 获取 module 名称
module_name = match.group(1) # 获取 module 内容
module_content = match.group(0) # 写入到以 module 名称命名的文件中
with open(f'{module_name}.v', 'w') as f:
f.write(module_content)

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