Verilog与VHDL的混合模块例化
1,大小写与转义
对VHDL解释器而言,对于模块名和端口名,
(1) 若有转义
a) 先不考虑转义,寻找与字符串完全相同的VHDL模块;
若找不到:
b) 考虑转义,寻找对应的Verilog模块。
(2) 若无转义
全部处理成小写,因此一旦在模块名中出现大写字母,可能出现“模块找不到”的问题。
2,VHDL中例化Verilog
两点。
(1) 在architecture里面例化component;

(2) 例化后映射端口。
3,Verilog里例化VHDL。
当作一个模块例化即可。

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