深入浅出FPGA-2-让source insight 支持verilog HDL

引言

工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件，比较麻烦。我之前是做嵌入式软件的，深知一个好的代码编辑工具的重要，其中source Insight是其中的佼佼者。所以就想用source Insight来写verilog，但是发现只支持VHDL，不支持verilog。事在人为，经过努力，终于搞定，效果还行。变量的索引，模块的索引，很方便。

2.1下载对应的clf文件

这有一个现成的。我刚传上去的。

http://download.csdn.net/detail/rill_zhen/4457944

官网链接：

http://www.sourceinsight.com/public/languages/

2.2 配置source Insight

1》以前有的，请删除

options－》preferences－》languages－》delete－》verilog

2》增加语言

options－》preferences－》languages－》import－》*.clf

这样会在左侧列表里增加一个verilog custom

3》增加类型

step1>

options－》document options－》add type

step2>

type name处填入：verilog

step3>

file filter处填入：*.v

step4>

在下面的language选择verilog custom

step5>

选中：symbol window

step6>

close

2.3测试

下图是我的测试结果。

可以看到，只要把鼠标移到对应的位置，在索引框里就可以看到索引结果和索引关系，比原来用notepad++和UE方便许多。

2.4小结

对于开发工作，一个好工具确实很重要，会提高工作效率，并节省人的精力，让我们把精力集中在有价值的地方。

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