数字IC前后端设计中的时序收敛（一）前言

本文转自：自己的微信公众号《数字集成电路设计及EDA教程》

里面主要讲解数字IC前端、后端、DFT、低功耗设计以及验证等相关知识，并且讲解了其中用到的各种EDA工具的教程。

为了纪念，同时考虑到微信公众平台上面发布的很多推文百度搜索不到，所以以后的推文也会在这里进行转载。

数字IC设计中要解决的问题归纳起来其实只有两个：物理问题和时序问题

这两个问题也是令设计者最头痛的问题。

前者包括物理DRC（包括天线效应）、LVS、有的可能还包括DFM。这个是Floorplan和布线的时候需要着重主要的问题，包括Macro摆放方式，布线中的redundant via等问题，这个随着工艺的进步，物理DRC的约束会越来越多，需要注意的地方也就越来越多，这个以后再进行讲解。

后者指逻辑DRC（设计规则约束），主要包括setup、hold、max_capacitance、max_transition、max_fanout，在ICC中除此之外还有min_capacitance、min_trainsition，不过这两个应该是不用care的。

下面就依次讲解一下前后端设计中的各个阶段如果出现逻辑DRC违反该如何修复。