Verilog学习笔记简单功能实现（一）...............D触发器

 module D_flop(data,clk,clr,q,qb);
   input data,clk,clr;
   output q,qb;
   wire a,b,c,d,e,f,ndata,nclk;
   nand  nand1(a,clr,data,clk),
         nand2(b,ndata,clk),
         nand4(d,c,b,clr),
         nand5(e,c,nclk),
         nand6(f,d,nclk),
         nand8(qb,f,clr,q);
   nand  nand3(c,a,d),
         nand7(q,e,qb);
   not   not1(ndata,data),
         not2(nclk,clk);
 endmodule  

门级电路

上图就是门级Verilog语言描述的对应的网表，由图可以看出这是一个带异步置零的D触发器。

同样我们也可以采用行为描述来定义D触发器。

普通D触发器：

 module D_EF(Q,D,CLK)
 input D,CLK;
 output Q;
 reg Q;                //在always语句中被赋值的信号要声明为reg类型寄存器定义
 always @ (posedge CLK)
        begin Q <= D; end
 endmodule

异步D触发器：

 module D_EF(q,qn,d,clk,set,reset)
 input d,clk,set,reset;
 output q,qn;
 reg q,qn;   //寄存器定义
 always @ (posedge clk or negedge set or negedge reset)
        begin
               if(!reset) begin q<=;qn<=;end//异步清0，低有效
               else if(!set) begin q<=;qn<=;end //异步置1，低有效
               else begin q<=~d;qn<=~d;end
        end
 endmodule

同步触发器：

 module D_EF(q,qn,d,clk,set,reset)
 input d,clk,set,reset;
 output q,qn;
 reg q,qn;
 always @ (posedge clk)
        begin
               if(!reset) begin q<=;qn<=;end//同步清0，低有效
               else if(!set) begin q<=;qn<=;end //同步置1，低有效
               else begin q<=~d;qn<=~d;end
        end
 endmodule

注意，异步和同步触发器中else begin q<=~d;qn<=~d;end 更正为else begin q<=d;qn<=~d;end