高速AD中的LVDS和FPGA

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通常情况下，模拟输入信号通过高速ADC的量化输出的数字信号需要交给FPGA进行处理。如果高速ADC采用LVDS输出，那么经量化处理过的数字信号将会有非常多的LVDS数据差分对。而LVDS数据接收端，接收到的LVDS差分数据对相互之间可能会存在非常小的一个时间差异，该时间差异往往是皮秒级别的，而随着高速ADC采样率的提升，目前大多数的高速ADC采样速率已经达到GSPS级别。

因此皮秒级别的时间差异也会对采集到的数据产生影响。这种情况的发生，往往可能是由于LVDS数据差分对走线长度的不匹配所造成的，这种数据传输中的时间差异对于高速数据传输来说，可能会造成某些数据位的值发生变化，这就相当于向FPGA提供了错误的ADC数据。

因此，无论是在高速ADC芯片的测试评估还是在其应用当中，对这些数据传输所造成的时间差异均要进行预先的处理。

数据传输差异的处理

对于数据传输的时间差异可以有两种方式来解决，一种方法是通过ADC本身的LVDS特性来改变LVDS数据传输的延迟，这通常与LVDS的输出时钟有关。另外一种方法是使用FPGA内部的延迟功能来实现。

• ADC内部延迟

对于ADC的LVDS数据输出，可以通过ADC内部集成的某些控制来改变输出时钟沿，从而达到传输延迟的目的。这种方式，不能做到有选择的对特定的LVDS数据差分对进行专门的延迟，但是，只是改变输出时钟沿是可行的。这将有助于改变所有LVDS数据差分对相互之间的传输时间关系。

• FPGA内部延迟

另一种解决数据传输时间差异的方式，是通过调节FPGA内部的延迟特性，FPGA对于每个LVDS差分对都有一个延迟单元。FPGA中有称之为IDELAY的一个延迟单元，它可以来用对每个LVDS数据差分对分别进行延迟调节。FPGA的IDELAY非常灵活，可以在ADC输出到FPGA之间的任何一对LVDS差分对之间进行调节。同样，由ADC本身所带来的LVDS数据差分对的时间偏离，也可以通过FPGA的IDELAY延迟单元来进行补偿。

IDELAY延迟单元的使用并不是必须的，除非板卡设计和布局并没有进行数据对的长度匹配。

Pattern功能检查数据传输错位

为了进行设置和保持时间的验证，系统设计人员可以采用测试模式来生成可以在FPGA中验证的特定Pattern。在测试模式下，可以使用用户自定义的Pattern对每个上升沿和下降沿进行位翻转。这是用来测试FPGA和ADC的LVDS数据接口之间传输状况的最好方法。

这种测试方法确定了ADC和FPGA之间传输的好坏。如果测试模式数据传输完美的匹配每个时钟周期的测试pattern的位翻转，那么对于实际输入的设置和保持时间即是可信的。如果测试模式通过，则可以认为ADC的LVDS数据和FPGA之间的传输是合适的。

数据传输的调整

在pattern测试模式下，生成的眼图的连续的。因此，任何一个眼图窗口都可以用来对数据传输进行校准。

FPGA内部的IDELAY单元可以对输出传输进行微调，以防止由于PCB的走线或FPGA本身代码编译时的时间约束，造成的数据线之间的倾斜。

对于大多数高速ADC来说，测试pattern和数字化输入数据都来自同一个LVDS串行模块，这个模块可以维护输出时钟和输出数据之间的时间关系，因此，测试pattern和正常输入的数字化数据之间没有什么差异。但是，如果由于板卡走线，造成输出数据行之间有一定数量的耦合。那么，如果测试pattern和实际输入信号量化的数据不同于输出翻转的pattern，时间可能会略有不同。

数据传输调整的基准

通常情况下，每一个ADC的LVDS数据差分对都可以用来作为数据传输调整的基准，并以此作为其他LVDS数据差分对的参照来进行微调。

由于数据传输的差异，测试pattern生成的眼图并不一定会是从一个完整的眼图起始。因此，如果采用第一个眼图来进行校准，可能会出现所有LVDS数据输出差分对得窗口不相一致。所以，第二个眼图窗口将会是建议的首选，该眼图必然是完整的采样窗口。

确定采样窗口

通常情况下，每对LVDS差分数据的传输延迟相差不会太大，因此，我们只需要对第一对LVDS差分数据进行分析。如前文所述，第一个眼图有可能是不完整的眼图，因此，我们选择第二个眼图作为参考。

确定调整起始值

将第一对LVDS差分输出的第二个眼图的开始时间值作为参考，当作其他所有LVDS差分数据采样窗口扫描的起始值，对所有的LVDS差分数据进行扫描。并与该参考值进行比对，计算出每对LVDS差分数据延迟值，并将该延迟通过IDELAY单元加在ADC的LVDS数据差分输出和FPGA之间。

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作者：杭州卿萃科技ALIFPGA

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