多路选择器实现总线结构——Verilog

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 //该程序完成通过多路选择器MUX完成总线读写的功能。
 module MuxBus(input request1,input request2,input request3,input request4,input[:] unit0_out,input[:] unit1_out,
               input[:] unit2_out,input[:] unit3_out,
               output[:] unit0_in, output[:] unit1_in, output[:] unit2_in, output[:] unit3_in);
  reg[:] sel;
  reg[:] bus;
  always@(request1,request2,request3,request4)
      begin
         casex({request1,request2,request3,request4})//注意这里要想使用这种优先级编码译码器，用的是casex，而不是case
         'b0001:sel=2'b00;                          //casex表示不关心x,z,?这三种符号
         'b001x:sel=2'b01;
         'b01xx:sel=2'b10;
         default:sel='b11;

         endcase
      end
 always@(sel,unit0_out,unit1_out,unit2_out,unit3_out)
     begin
         case(sel)
         'b00:bus=unit0_out;
         'b01:bus=unit1_out;
         'b10:bus=unit2_out;
         'b11:bus=unit3_out;
     endcase
     end
 //仔细分析就知道下述代码从逻辑上和上述代码有冲突，sel作为选择信号，不可能选择了某个器件后，同时对总线进行读和写的操作，
 //总线某一时刻只能处于读状态或者写状态。如果对总线进行读或者写，需要读写控制信号
 /*always@(sel,bus)
     begin
      case(sel)
        2'b00:unit0_in=bus;  //同时，这样的代码书写产生了锁存器单元，比如sel=2'b01时，unit0,2,3_in这三个器件只能保持它原来的值。
        2'b01:unit1_in=bus;
        2'b10:unit2_in=bus;
        2'b11:unit3_in=bus;
      endcase
     end
 */   //不产生锁存的条件在于对同一个变量满足所有的情况，并不单单是case后面的变量，写出了所有情况即可，要注意不同变量存在时导致的锁存
 assign unit0_in=bus;
 assign unit1_in=bus;
 assign unit2_in=bus;
 assign unit3_in=bus;
 endmodule