简单的dds程编写过程中我遇到问题以及一些个人的思考。初次接触FPGA,如有问题请多多指教~

1.几个疑问,解决和没有解决的。

为何采用ROM而不是直接采用DDS核来进行正弦信号的合成?

实际中如果只需要合成正弦信号,那么DDS核是一个很好的选择,而且DDS核可以选择是否采用泰勒校正以获取更低的杂散。由于ROM表中的数据可以由我们自己选择,采用ROM做DDS具有更强的灵活性。

在使用chipscope时,添加ICON核和.cdc文件的区别?

ICON核的添加需要改变原有程序的结构,需要重新综合,正是由于这个核在程序内部,我们可以轻易地选择需要观察的信号;

.cdc文件的插入不改变程序结构,只需要重新translate等,由于是对综合后的程序进行插入,所以有些信号会被优化掉或者改名字等。

双口ROM有无缺陷?

不知道……modelsim反正中表明,无法仿真collision等……Block Ram的手册中没有提到双口ROM,也许看看双口RAM会有帮助。

2.Matlab仿真


注意:由于采用了1/4周期存储,要求整个周期的数值是中心对称的,半个周期的数值是轴对称的。这就意味着采样点中不应该有0值得存在。


Matlab仿真——ROM表存储数据

%% ROM产生 (无符号数)
ROM_N=^; %ROM表深度
DATA_L=; %ROM位宽
t=:ROM_N;
y=(^DATA_L-)*(sin(*pi*(t-0.5)/ROM_N/));%-.5保证对称性 ROM_DATA=round(y);

Matlab仿真——DDS程序(请原谅我没有用case……)

%% 正弦波dds产生
F_CLK=*^; %时钟频率10M
PINC_IN_L=; %增量长度
DDS_CLK=*^; %dds输出频率10k
PHASE_IN=; %初始相位
pinc=round(DDS_CLK*^PINC_IN_L/F_CLK); %相位增量 SIM_L=; %仿真长度
phase=PHASE_IN+pinc*(:SIM_L-);
addr=mod((floor(phase/^PINC_IN_L*ROM_N)),ROM_N*);
flag=floor(addr/ROM_N);
dds_out=:SIM_L;
for i=:SIM_L
if(flag(i)==)
dds_out(i)=ROM_DATA(addr(i)+);
else if(flag(i)==)
dds_out(i)=ROM_DATA(-addr(i)+);
else if(flag(i)==)
dds_out(i)=-ROM_DATA(addr(i)-+);
else
dds_out(i)=-ROM_DATA(-addr(i)+);
end
end
end
end plot(dds_out);

3.DDS的解释

Xilinx的DDS核的User Guide中队DDS做了很详细的说明,本节不再重复此内容,本节将叙述一种全新的DDS理解方式。这种理解方式解决了频率控制字长于ROM表深度时DDS的理解上的问题。

连续还是离散?

连续还是离散,在于我们用什么眼光去看待。如下图所示,我们可以理解蓝色的图是离散的,而红色的线是连续的。然而,对于我们要获取的信息而言,这两幅图是完全没有区别的。抽样定理中有理想抽样和平顶抽样(采样保持电路)之分,然而在频域效果上,是并没有很大区别的。

ROM表存储的是连续的数值

    按照上面的理论,可以认为ROM表中存储的是正弦信号的平顶采样结果。如下图所示(一个全周期的ROM表,对称性满足1/4周期存储的要求)

上图的频谱在信号与系统中有提及,上述波形的形成方式可以认为是在乘以周期为T的冲击函数,之后卷积一个宽度为T的窗函数。对应可以求得其频域。(具体可参考平顶抽样

频率控制字

   频率控制字控制对上述的阶梯函数的采样,如果这样理解的话,就没有所谓的相位截取取ROM表的值的疑惑了。频谱图能够清晰的表现这一过程,然而由于blog表达不便,此处不做详细说明。

此处能够解释DDS产生的杂散。

4.Verilog实现

从设计设计上来说,Verilog和Matlab代码应该完全一致,包括代码编写的思路,以及命名都应该统一。但是下面的程序没有做到这一点,带改进。

`timescale 1ns / 1ps

module DDS_10k(
input clk_10M,
input rst,
output[:] D_SIN,
output[:] D_COS
); parameter pinc='d4294967; //10k
reg[:] addr_temp='d0;
reg[:] addra,addrb;
reg mark_a,mark_b; always@(posedge(clk_10M)) //复位
begin
if(rst==)
addr_temp<='d0;
else
addr_temp<=addr_temp+pinc;
end always@(posedge(clk_10M)) //1/4周期控制
begin
case(addr_temp[:])
'b00:
begin
addra<=addr_temp[:];
mark_a<=;
addrb<=~addr_temp[:];
mark_b<=;
end
'b01:
begin
addra<=~addr_temp[:];
mark_a<=;
addrb<=addr_temp[:];
mark_b<=;
end
'b10:
begin
addra<=addr_temp[:];
mark_a<=;
addrb<=~addr_temp[:];
mark_b<=;
end
'b11:
begin
addra<=~addr_temp[:];
mark_a<=;
addrb<=addr_temp[:];
mark_b<=;
end
endcase
end //ROM表读取
ROM_SIN_1k18 rom_dds (
.clka(clk_10M), // input clka
.addra(addra), // input [9 : 0] addra
.douta(D_SIN[:]), // output [12 : 0] douta
.clkb(clk_10M), // input clkb
.addrb(addrb), // input [9 : 0] addrb
.doutb(D_COS[:]) // output [12 : 0] doutb
); reg sin_mark_temp;
reg cos_mark_temp;
assign D_SIN[]=sin_mark_temp;
assign D_COS[]=cos_mark_temp; //此处ROM没有添加register,因此输出和地址有一个周期的延时,故Mark也要有一周期延时
always@(posedge(clk_10M))
begin
sin_mark_temp<=mark_a;
cos_mark_temp<=mark_b;
end endmodule

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