Verilog 任意（奇数/偶数）分频器

参加过一次笔试，让实现3分频，楼主当时是懵逼的，脑子里只知道同时利用上升沿和下降沿，本来写对了，慌张面试，脑子不管用了，(因为是手写，只能用脑子仿真)后来又给改错了，捂脸。。。

还是逻辑不清晰，现在自己写一个，贴在这里给大家参考。

 module Top#(

 )
 (
     input clkin,
     output clkout
     );
     wire clkin;
     wire clkout;
     reg  clkoutr;
     function integer clogb2;
     　　:] divNum;
     　　integer i;
     　　begin
     　　clogb2 = ;
     　　; **i < divNum; i = i + )
         　　clogb2 = i + ;
     　　end
     endfunction
     parameter cntbits = clogb2(divNum);
     ] cnt;
     initial begin
         clkoutr <= ;
         cnt <= ;
     end
     always@(posedge clkin or negedge clkin)begin
         ))begin
             cnt <= ;
             clkoutr <= ~clkoutr;
         end
         else begin
             cnt <= cnt +  ;
         end
     end
     assign clkout = clkoutr;

现在说我那段改错的代码，当时就想着得用异或，反而弄麻烦了，以下纯粹个人弥补遗憾之举，可以略过。

偶数分频容易，奇数分频不好弄，拿三分频举例，如果先六分频后再二倍频，拿俩个相差90的六分频时钟异或则得到3分频。

难就难在相差90上了，楼主坦白讲，下面这代码是试出来的（捂脸）。。。。。。哈哈哈

直接上代码，示例代码为7分频，保准好用，这个逻辑完全是脱裤子发屁的感觉，头一眼看还挺迷惑，看懂了就知道楼主是个笨蛋，哈哈哈，有兴趣的读者自己分析吧，欢迎指正

 module Top#(

 )
 (
     input clkin,
     output clkout
     );
     wire clkin;
     reg  clkout1;
     reg  clkout2;
     wire  clkout;

     function integer clogb2;
     :] divNum;
     integer i;
     begin
     clogb2 = ;
     ; **i < divNum; i = i + )
         clogb2 = i + ;
     end
     endfunction
     parameter cntbits = clogb2(divNum);
     ] cnt;

     initial begin
         clkout1 <= ;
         clkout2 <= ;
         cnt <= ;
     end
     always@(posedge clkin)begin
         ))begin
             cnt <= ;
             clkout1 <= ~clkout1;
         end
         else begin
             cnt <= cnt +  ;
         end
     end
     always@(negedge clkin)begin
         ))begin
                 cnt <= ;
                 clkout2 <= ~clkout2;
             end
             else begin
                 cnt <= cnt +  ;
             end
     end
     assign clkout = clkout1 ^ clkout2;
 endmodule

`timescale 1ns/1ps
module Top_test(
    );
    wire clkout_P;
    reg  clkin_P;
    Top Top(
    .clkin(clkin_P),
    .clkout(clkout_P)
    );
    initial begin
        clkin_P <= ;
    end
    always@(*)begin
      # clkin_P <= ~clkin_P;
    end
endmodule