Verilog MIPS32 CPU（四）-- RAM

• Verilog MIPS32 CPU（一）-- PC寄存器
• Verilog MIPS32 CPU（二）-- Regfiles
• Verilog MIPS32 CPU（三）-- ALU
• Verilog MIPS32 CPU（四）-- RAM
• Verilog MIPS32 CPU（五）-- CP0
• Verilog MIPS32 CPU（六）-- MDU
• Verilog MIPS32 CPU（七）-- DIV、DIVU
• Verilog MIPS32 CPU（八）-- 控制器

module ram(
        input clk,
        input wena,
        input [:] addr,
        input [:] data_in,
        output [:] data_out
        );

    reg [:] state [:];
    always@(posedge clk) begin
        if(wena) begin
            if(addr!=) state[addr]<=data_in;
        end
    end 

    assign data_out=state[addr];
endmodule