格雷码（Gray Code）转二进制码（Binary Code）

学习verilog generate语句时，偶然看到用generate语句来进行格雷码到二进制码转换的代码，就从网上找了一些案例来学习。

下表为几种自然二进制码与格雷码的对照表：

十进制数	自然二进制数	格雷码	十进制数	自然二进制数	格雷码
0	0000	0000	8	1000	1100
1	0001	0001	9	1001	1101
2	0010	0011	10	1010	1111
3	0011	0010	11	1011	1110
4	0100	0110	12	1100	1010
5	0101	0111	13	1101	1011
6	0110	0101	14	1110	1001
7	0111	0100	15	1111	1000

格雷码转换为二进制码算法有以下几种表述形式：

表述一：

二进制格雷码为G_n-1G_n-2...G₂G₁G₀

对应的自然二进制码为B_n-1B_n-2...B₂B₁B₀

其中：最高位保留—B_n-1=G_n-1

其他各位—B_i-1=G_i-1 xor B_i ，i=1,2,...,n-1

表述二：

B_i = ˆG[n-1:i]=G[n-1]ˆG[n-2]ˆ..ˆG[i]，i=0,1,...,n-1

表述三：

B_i = ˆ(G>>i)，i=0,1,...,n-1

表述一的仿真实例：

源代码：

 //http://www.cnblogs.com/adamite/archive/2008/10/20/1314949.html
 //example2
 module GrayToBinary2 (binarycode, graycode);
   parameter n = ;      // this module is parameterizable
   output reg [n-:] binarycode;
   input  [n-:] graycode;
   integer i;
   always @ (graycode)
      begin
           binarycode[n-]=graycode[n-];
           for(i=;i<=n-;i=i+)
           binarycode[i-]=graycode[i-] ^ binarycode[i];//比较节省空间
      end
 endmodule

测试代码：

 `timescale 1ns/1ns
 module tb_GrayToBinary2;

 reg [:] gray;
 wire [:] bin;

 GrayToBinary2 dut (bin,gray);

 initial begin
   gray = 'h0;
   #;
   gray = 'h1;
   #;
   gray = 'h2;
   #;
   gray = 'h3;
   #;
   gray = 'he;
   #;
   gray = 'h7;
   #;
   gray = 'hf;
 end
 endmodule

仿真结果：

modelsim生成的原理图（注意要在vsim后面加上-debugDB选项）

从仿真结果来看，格雷码转二进制码过程中出现错误。开始两次转换出现不定态，而且后面的转换结果也是错误的。是什么原因呢？从算法上看，格雷码的最高位给了二进制码的最高位，这没问题。但是接下来的for循环，从二进制的最低bit位开始，即B₀=G₀ xor B₁ ，i=1,2,...,n-1。此时G0是确定的值，但是B1还未计算出来，是不定值x，因此二者异或结果为不定值x，其他bit以此类推。从modelsim生成的原理图也能看出来，二进制码的次态输出除了取决于格雷码的现态值，还依赖于二进制码的现态值。

将上述算法进行修改，for循环从高bit为开始，结果如下。

表述一修改后的仿真实例：

源代码：

 //http://www.cnblogs.com/adamite/archive/2008/10/20/1314949.html
 //example2
 module GrayToBinary2ex (binarycode, graycode);
   parameter n = ;      // this module is parameterizable
   output reg [n-:] binarycode;
   input  [n-:] graycode;
   integer i;
   always @ (graycode)
      begin
           binarycode[n-]=graycode[n-];
           // for(i=1;i<=n-1;i=i+1)
           // binarycode[i-1]=graycode[i-1] ^ binarycode[i];//比较节省空间
           for(i=n-;i>;i=i-)
           binarycode[i-]=graycode[i-] ^ binarycode[i];//比较节省空间
      end
 endmodule

测试代码：

 `timescale 1ns/1ns
 module tb_GrayToBinary2ex;

 reg [:] gray;
 wire [:] bin;

 GrayToBinary2ex dut (bin,gray);

 initial begin
   gray = 'h0;
   #;
   gray = 'h1;
   #;
   gray = 'h2;
   #;
   gray = 'h3;
   #;
   gray = 'he;
   #;
   gray = 'h7;
   #;
   gray = 'hf;
 end
 endmodule

仿真结果：

modelsim生成的原理图（注意要在vsim后面加上-debugDB选项）

表述二的仿真实例：

源代码：

 // Verilog LRM 1364-2005.pdf P184
 module gray2bin (bin, gray);
   parameter SIZE = ;      // this module is parameterizable
   output [SIZE-:] bin;
   input  [SIZE-:] gray; 

   genvar i;
   generate
     for (i=; i<SIZE; i=i+) begin:bit
       assign bin[i] = ^gray[SIZE-:i];
             // i refers to the implicitly defined localparam whose
             // value in each instance of the generate block is
             // the value of the genvar when it was elaborated.
     end
   endgenerate
 endmodule

测试代码：

 `timescale 1ns/1ns
 module tb_gray2bin;

 reg [:] gray;
 wire [:] bin;

 gray2bin dut (bin,gray);

 initial begin
   gray = 'h0;
   #;
   gray = 'h1;
   #;
   gray = 'h2;
   #;
   gray = 'h3;
   #;
   gray = 'he;
   #;
   gray = 'h7;
   #;
   gray = 'hf;
 end
 endmodule

仿真结果：

modelsim生成的原理图（注意要在vsim后面加上-debugDB选项）

表述三的仿真实例：

源代码：

 //http://www.cnblogs.com/adamite/archive/2008/10/20/1314949.html
 //example1
 module GrayToBinary1 (binarycode, graycode);
   parameter n = ;      // this module is parameterizable
   output reg [n-:] binarycode;
   input  [n-:] graycode;
   integer i;
   always @ (graycode)
      begin
           for(i=;i<=n-;i=i+)
           binarycode[i]=^(graycode>>i);//比较浪费空间
      end
 endmodule

测试代码：

 `timescale 1ns/1ns
 module tb_GrayToBinary1;

 reg [:] gray;
 wire [:] bin;

 GrayToBinary1 dut (bin,gray);

 initial begin
   gray = 'h0;
   #;
   gray = 'h1;
   #;
   gray = 'h2;
   #;
   gray = 'h3;
   #;
   gray = 'he;
   #;
   gray = 'h7;
   #;
   gray = 'hf;
 end
 endmodule

仿真结果：

modelsim生成的原理图（注意要在vsim后面加上-debugDB选项）