简单三段式状态机实验1-SOS

　　一直想从一段式状态机切换到三段式状态机，从书上和网上不断搜寻三段式案例及方法，感觉很简单，就想拿之前做过的实验把一段式改成三段式，可是写起来并非那么简单，很棘手，改完后也没有成功，尤其状态机里面的计数器，查了一些资料，就一句话带过，把计数器提出来，但怎么提、怎么来保证同步、怎么不让生成latch，并没有仔细的讲清楚。也许自己比较笨吧，一时半会改不出来，当时就想，是不是起步太高了，应该在找一个简单的例程改写，循序渐进。这时就重新阅读黑金的"Verilog那些事儿"教程，看里面哪个例程比较简单，容易改的，结果找到建模篇的实验五例程进行改写，改完后发现三段式写还是比较简单的，思路也比较清晰。当然我跟书上的思路有点不一样，我是这样做的：

产生SOS信号，就是短音（100ms）、间隔(50ms)、长音(300ms)，三种音之间的一个组合，可以得到下面波形，这是SOS信号吗？好吧，就是利用三段式产生如下一个波形。

由于不像占空比为50%波形那么有简单，中间要产生不同的占空比高低电平，那么就把它定义成18个状态，加上空闲状态，共19个状态，每个状态，输出高或低就行。

代码实现：

sos.v

 module sos(
             //input
             sys_clk,
             rst_n,
             start_cnt,

             //output
             sig_out
             );
 /*************************************************************/
 input         sys_clk;
 input         rst_n;
 input        start_cnt;

 output         sig_out;
 /*************************************************************/
 parameter    T1MS  = 'd49_999;
 /*************************************************************/
 reg [ : ] cnt;
 always @(posedge sys_clk or negedge rst_n)
 if(!rst_n)
     cnt <= 'd0;
 else if(!start_cnt || cnt == T1MS)
     cnt <= 'd0;
 else if(start_cnt)
     cnt <= cnt + 'b1;
 else
     cnt <= 'd0;
 /*************************************************************/
 reg [ : ] cnt_ms;
 always @(posedge sys_clk or negedge rst_n)
 if(!rst_n)
     cnt_ms <= 'd0;
 else if(start_cnt && cnt == T1MS)
     cnt_ms <= cnt_ms + 'b1;
 else if(!start_cnt || cnt_ms == 'd1950)
     cnt_ms <= 'd0;
 /*************************************************************/
 parameter IDLE         = 'd0    ;
 parameter SHORT_1   = 'd1    ;
 parameter DLY_1        = 'd2    ;
 parameter SHORT_2    = 'd3  ;
 parameter DLY_2         = 'd4    ;
 parameter SHORT_3    = 'd5    ;
 parameter DLY_3         = 'd6    ;
 parameter LONG_1    = 'd7    ;
 parameter DLY_4         = 'd8    ;
 parameter LONG_2    = 'd9    ;
 parameter DLY_5         = 'd10    ;
 parameter LONG_3    = 'd11    ;
 parameter DLY_6         = 'd12    ;
 parameter SHORT_4    = 'd13    ;
 parameter DLY_7         = 'd14    ;
 parameter SHORT_5    = 'd15    ;
 parameter DLY_8         = 'd16    ;
 parameter SHORT_6    = 'd17    ;
 parameter DLY_9        = 'd18    ;
 /*************************************************************/
 reg [ : ] state_crt,state_nxt;
 always @(posedge sys_clk or negedge rst_n)
 if(!rst_n)
     state_crt <= IDLE;
 else
     state_crt <= state_nxt;
 /*************************************************************/
 always @( * )
 case(state_crt)
     IDLE    :     state_nxt = SHORT_1;
     SHORT_1    :     if(cnt_ms == 'd100 ) state_nxt = DLY_1;
                 else state_nxt = SHORT_1;
     DLY_1    :     if(cnt_ms == 'd150 ) state_nxt = SHORT_2;
                 else state_nxt = DLY_1;
     SHORT_2    :     if(cnt_ms == 'd250 ) state_nxt = DLY_2;
                 else state_nxt = SHORT_2;
     DLY_2    :     if(cnt_ms == 'd300 ) state_nxt = SHORT_3;
                 else state_nxt = DLY_2;
     SHORT_3    :     if(cnt_ms == 'd400 ) state_nxt = DLY_3;
                 else state_nxt = SHORT_3;
     DLY_3    :     if(cnt_ms == 'd450 ) state_nxt = LONG_1;
                 else state_nxt = DLY_3;
     LONG_1    :     if(cnt_ms == 'd750 ) state_nxt = DLY_4;
                 else state_nxt = LONG_1;
     DLY_4    :     if(cnt_ms == 'd800 ) state_nxt = LONG_2;
                 else state_nxt = DLY_4;
     LONG_2    :     if(cnt_ms == 'd1100) state_nxt = DLY_5;
                 else state_nxt = LONG_2;
     DLY_5    :     if(cnt_ms == 'd1150) state_nxt = LONG_3;
                 else state_nxt = DLY_5;
     LONG_3    :     if(cnt_ms == 'd1450) state_nxt = DLY_6;
                 else state_nxt = LONG_3;
     DLY_6    :     if(cnt_ms == 'd1500) state_nxt = SHORT_4;
                 else state_nxt = DLY_6;
     SHORT_4    :     if(cnt_ms == 'd1600) state_nxt = DLY_7;
                 else state_nxt = SHORT_4;
     DLY_7    :     if(cnt_ms == 'd1650) state_nxt = SHORT_5;
                 else state_nxt = DLY_7;
     SHORT_5    :     if(cnt_ms == 'd1750) state_nxt = DLY_8;
                 else state_nxt = SHORT_5;
     DLY_8    :     if(cnt_ms == 'd1800) state_nxt = SHORT_6;
                 else state_nxt = DLY_8;
     SHORT_6    :     if(cnt_ms == 'd1900) state_nxt = DLY_9;
                 else state_nxt = SHORT_6;
     DLY_9    :     if(cnt_ms == 'd1950) state_nxt = IDLE;
                 else state_nxt = DLY_9;
     default :     state_nxt = IDLE;
 endcase
 /*************************************************************/
 reg sig_out_temp;
 always @(posedge sys_clk or negedge rst_n)
 if(!rst_n)
     sig_out_temp <= 'b0;
 else begin
     case(state_nxt)
     IDLE    : sig_out_temp <= 'b0;
     SHORT_1    : sig_out_temp <= 'b1;
     DLY_1    : sig_out_temp <= 'b0;
     SHORT_2    : sig_out_temp <= 'b1;
     DLY_2    : sig_out_temp <= 'b0;
     SHORT_3    : sig_out_temp <= 'b1;
     DLY_3    : sig_out_temp <= 'b0;
     LONG_1    : sig_out_temp <= 'b1;
     DLY_4    : sig_out_temp <= 'b0;
     LONG_2    : sig_out_temp <= 'b1;
     DLY_5    : sig_out_temp <= 'b0;
     LONG_3    : sig_out_temp <= 'b1;
     DLY_6    : sig_out_temp <= 'b0;
     SHORT_4    : sig_out_temp <= 'b1;
     DLY_7    : sig_out_temp <= 'b0;
     SHORT_5    : sig_out_temp <= 'b1;
     DLY_8    : sig_out_temp <= 'b0;
     SHORT_6    : sig_out_temp <= 'b1;
     DLY_9    : sig_out_temp <= 'b0;
     default : sig_out_temp <= 'b0;
     endcase
 end
 /*************************************************************/
 assign sig_out = start_cnt ? (~sig_out_temp) : 'b0;
 /*************************************************************/
 endmodule

sos_top.v

 `timescale 1ns/10ps
 module sos_top;
 /*************************************************************/
 reg          sys_clk;
 reg          rst_n;
 wire         start_cnt;
 /*************************************************************/
 initial begin
     sys_clk = 'b0;
     rst_n = 'b0;
     #;
     rst_n = 'b1;
 end
 /*************************************************************/
 always # sys_clk = ~sys_clk;
 /*************************************************************/
 reg [:] cnt;
 always @(posedge sys_clk or negedge rst_n)
 if(!rst_n)
     cnt <= 'd0;
 else
     cnt <= cnt + 'b1;

 assign start_cnt = 'b1;//~cnt[27];
 /*************************************************************/
 sos        u1_sos(
                 //input
                 .sys_clk(sys_clk),
                 .rst_n(rst_n),
                 .start_cnt(start_cnt),

                 //output
                 .sig_out(sig_out)
               );
 /*************************************************************/
 endmodule

仿真波形：

最后输出进行反向，那是因为书上是驱动蜂鸣器的，而蜂鸣器工作是低电平有效，故输出取反。此实验没有下载到板子上验证，就是做了一个仿真，从仿真波形来看，与设计思想是对的。从上面的波形来看，感觉state_crt和state_nxt貌似基本上在同一时刻变换，其实不是的，state_nxt会比state_crt早一拍，把波形状态切换时刻放大就可以明显看到，如下波形：