数字asic流程实验 结语

我是临近放暑假时从导师处拿到的做数字asic流程实验的任务，由于人不在学校，无法使用校内服务器，不得不自己上网找软件，工艺库等等，花了不少的心思。又因为环境全是自己搭建，Verilog也是自己编写，没有直接用实验给的，导致踩了不少稀奇古怪的坑，如物理库（physical lib）的文件由于文件名的冒号全部在windows下解压变成了下划线导致ICC布局的步骤卡住，复位的verilog语法写错（用了!rst_n == 1，而非rst_n == 0）导致后仿真的输出一直是未定态等，但也因祸得福，对流程的理解变得更加深刻了。限于篇幅，这些踩坑的经历没有写到博客里面，待有心者自己遇到问题后可以随时来交流。

实验所用到的软件，工艺库，虚拟机等因为文件过大不方便上传，如有需要者可以私信我。

我也是初次接触数字后端的技术，写博客时虽然参考了不少资料，但也难免有纰漏，欢迎读者随时指正。