数字asic流程实验（一）环境准备

1.前言

该系列博客主要参考北京理工大学《基于标准单元法数字集成电路设计》实验课程指导书，进行了数字ASIC从设计到实现所需要的源代码（Verilog）编写，前仿真，逻辑综合，布局布线，静态时序分析，等效性检验，以及后仿真的流程。

实验所使用的软件包括：

Modelsim：Mentor公司推出的专业的HDL语言仿真软件，是本次实验中前仿真和后仿真所使用的软件
Design Compiler：简称DC，是Synopsys公司用于做电路综合的核心工具，可以将HDL描述的电路转换为基于工艺库的门级网表，是本次实验中逻辑综合所使用的软件
IC Compiler：简称ICC，是Synopsys用于芯片版图设计的核心工具，可以基于工艺库进行自动的电路布局布线以及DRC、LVS验证，是本次实验中布局布线所使用的软件
Prime Time：简称PT，PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序，是本次实验静态时序分析所使用的软件
Formality：简称FM，Formality是Synopsys的形式验证工具，可以用它来比较一个修改后的设计（如ECO）和它原来的版本，或者一个RTL级的设计和它的门级网表，再或者综合后的门级网表和做完布局布线及优化之后的门级网表在功耗上是否一致，是本次实验等效性检验所使用的软件

实验环境：Modelsim安装于Win 10系统中，其余Synopsys公司软件安装于VMWare虚拟机上运行的CentOS 6系统中，实验环境所需要安装的软件和虚拟机较大，提前准备至少150G以上的存储空间

2.Modelsim安装

在安装和破解全流程完成之后再尝试运行Modelsim

1.运行安装程序

2.点击下一步

3.选择安装路径，点击下一步

4.点击同意

5.等待安装

6.提示安装快捷方式

7.添加路径

8.不安装Hardware Security Key Driver，该步骤一定选否，不然会导致安装失败

9.安装完成

10.取消文件 mgls64.dll 的只读属性

把MentorKG.exe和patch_dll.bat一起拷贝到modelsim安装目录的win32或win64下（modelsim一定要在这个目录下）

运行patch_dll.bat，产生license

设置环境变量MGLS_LICENSE_FILE，变量值为license放置的目录。

13.破解完毕，打开Modelsim验证

3.EDA虚拟机安装

EDA虚拟机中已经安装好了实验所需要的Synopsys公司的软件，因此只需要安装好VMWare之后运行虚拟机即可

1.运行VMWare安装程序

2.点击下一步

3.接受协议，下一步

4.选择安装位置

5.取消勾选，下一步

6.下一步

7.运行安装

8.等待安装

9.安装完成，点击许可证

10.输入许可证，点击输入

11.VMWare安装完成，运行测试

点击打开虚拟机

点击CentOS6_ONE.ovf

13.设置命名和路径

14.等待导入，如果出现如下报错信息则点击重试

15.导入完成打开虚拟机测试，用户密码为crazy_one

4.参考资料

https://blog.csdn.net/QWERTYzxw/article/details/115350715

https://www.jianshu.com/p/552179808ebf

https://blog.csdn.net/qq_38328278/article/details/117355128