zedboard如何从PL端控制DDR读写(三)——AXI-FULL总线调试

　　之前的项目和培训中，都只用到了AXI-Lite或者AXI-Stream，对于AXI-FULL知之甚少，主要是每次一看到那么多接口信号就望而却步了。

　　现在为了调试DDR，痛下决心要把AXI-FULL弄懂。

　　前面已经介绍了基本的接口信号，本文主要是总结一下使用AXI-FULL调试的过程。

　　

　　首先想到的是用RAM IP核来测试，方法是通过AXI接口向RAM写入一组数据并读出，看起来很简单，然而试了好久都没能出结果。如下图所示，其实AXI RAM就是在本地RAM接口的基础上套了一个AXI的壳

　　

　　在使用modelsim仿真的时候总是会抛出一个警告，具体的警告类型忘了，下次有机会再尝试。试了好多次都这样，无解

　　于是转用FIFO来测试，结果一下子就跑通了。

　　FIFO的自定义如下图：

　　

　　

　　一直没搞懂这个ID是用来干嘛的，按理说应该是当系统中存在多个master或者slave的时候，用来标识不同的设备号的，但是也没找到在哪里可以配置这个ID号啊，求解。

　　然后就是写状态机了，最初打算是用三段式状态机来实现下图的时序，结果发现三段式好像不太适合这种太紧凑的时序

　　

　　具体的表现如图中箭头所示，当写时序从AW(写地址通道)切换到W(写数据通道)的时候，我是通过判断valid和ready同时拉高(1)则进入下一个状态即W状态(2)的，但是从(1)到(2)的跳变必须经历一个时钟，紧接着在第三段状态机中检测到(2)并且产生实际的输出(3)这个过程中，又会经历一个时钟，这就会导致图中的T1和T2之间多出来了一个周期，时序不满足了。无奈，又换成一段式状态机继续。

　　由于是对FIFO进行操作，burst类型自然选择是固定长度突发，写地址直接给0不变。这里说一下个人对wstrb的理解，前面也说了，这个信号是表示写阀门，也就是规定WDATA的哪些字节有效。实际上无论把wstrb写成全0还是全1，读出来的数据都是一样的，那么FIFO内部自然没有判断某些字节有效的逻辑，所以在后续读出的时候，需要由我们自行掩码。

　　除此之外，个人感觉看着这一大堆的接口，首先不要怕，把所有的接口信号按不同的通道分成5组，一次只操作其中的一组，慢慢的就能完成整个时序的编写了。

　　最后附上读写的仿真结果：

　　数据用$random产生，再加上状态机，整个时序如行云流水般的运作起来了，想想还有点小兴奋呢

　　既然已经看了RAM的xilinx文档，那么FIFO的也得看，这样才能显得雨露均沾。

　　先来一张正常本地端口FIFO结构图

　　

　　所有的信号都还蛮熟悉，结构也还算了解，无非就是同一个FIFO的两个时钟域。

　　接着再看AXI接口的FIFO：

　　

　　这都什么鬼啊，红线蓝线，那么多独立的模块，这是要干嘛？

　　自习阅读官方文档，有这么一段话：

　　For AXI memory mapped interfaces, AXI specifies Write Channels and Read Channels. Write Channels include a Write Address Channel, Write Data Channel and Write Response Channel. Read Channels include a Read Address Channel and Read Data Channel. The FIFO Generator core provides the ability to generate either Write Channels or Read Channels, or both Write Channels and Read Channels for AXI memory mapped. Three FIFOs are integrated for Write Channels and two FIFOs are integrated for Read Channels. When both Write and Read Channels are selected, the FIFO Generator core integrates five independent FIFOs. 

　　For AXI memory mapped interfaces, the FIFO Generator core provides the ability to implement independent FIFOs for each channel, as shown in Figure 1-6. For each channel, the core can be independently configured to generate a block RAM or distributed memory or built-in based FIFO. The depth of each FIFO can also be independently configured.

　　也就是说，每一个AXI通道最后都会生成成一个独立的跨时钟域FIFO，我们一开始将FIFO的类型配置成了读写，也就是五个通道全开，那么自然就是五个独立的FIFO了。

　　这得占用多少资源啊，还好只是测试，不用考虑那么多。