总结Verilog中always语句的使用

always语句包括的所有行为语句构成了一个always语句块。该always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。比如大家熟知的时间信号发生，每半个时钟周期时钟信号翻转一次。

always @(posedge clock)
begin
  ......
end

这就是条件循环语句了。

下面是今天做个一个小例子，4-2线编码器：

给出激励文件：

`timescale 100ns/1ns
module testbench  ;   

  wire  [:]  y   ;
  reg  [:]  a   ;
  enc4to2
   DUT  (
       .y (y ) ,
      .a (a ) );   

     initial
     begin
        a[]=;
        a[]=;
        a[]=;
        a[]=;
      end
        always #
          begin
        a[]=~a[];
      end
        always #
          begin
        a[]=~a[];
        end
          always #
          begin
        a[]=~a[];
        end
          always #
          begin
        a[]=~a[];
      end  

endmodule  

激励文件是用modesim自动生成的，自己写个initial之类就好

转自：总结Verilog中always语句的使用