clock gating and PLL

一个gating的clock是指：clock network除了包含inverter和buffer外，还有其他logic。

PrimeTime会自动的对gating input进行setup和hold violation的检查，来防止clock不被interrupt和clipped

(在该情况下，combinational gates，一个signal是clock并且通过该gate进行propagation，另一个signal是不是clock)

命令set_clock_gating_check可以设置指定cell/pin的clock gating check

set_clock_gating_check -setup 0.2 -hold 0.4 [get-clocks CLK1]

setup check保证：control data signal在clock active之前进行enable。

hold check保证：control data signal保持stable直到clock inactive

check准则不变，在clock gating的cell不一致时，检查的部分也会不一样。

在AND逻辑下，保证clock的高电平完整

在OR-INV逻辑下，保证clock的低电平完整

PT中对于PLL的timing check

PLL通过调整feedback和reference clock的phase，来减小launch/capture clock的clock skew

PrimeTime通过在library中指定reference clock pin, output pin, feedback pin来进行PLL cell的analysis。

通过命令create_generated_clock来定义PLL-generated clock

分别用-pll_reference/-pll_output/-pll_feedback来指定三个pin

可以通过-pll_shift来调整early/late latency of the generated clock

PLL的SDC定义中，还必须进行CRPR的calculation