Prime Time-02

Timing Constrain

• clk3和clk4 - 异步
• clk2和clk1 - 同步
  
  
• 有四个clk,所以要设置四个clk的周期
• latency - Net delay,走线的延时
• uncertainty - clk skew和clk jitter和毛刺
• transition - 时钟跳变的时间
• false path - PT虽然穷举了所有的path,但是并不是所有的path都需要进行计算的,不需要进行计算的path设置为false path
• 异步时钟可以设置为false path

• 如果已知setup time和hold time,如何计算timing path的最大delay是多少?
  
  
  
  
• setup time: arrive time - required time > 0,满足要求
• hold time: required time - arrive time > 0,满足要求
  
  

• 一般而言latency指的是design中net和cell产生的latency(Network latency),但是时钟产生到design之间也会产生latency,从时钟源头到design之间的latency称为source latency
• Source latency - 需要进行设置