Xilinx Zynq-7000 嵌入式系统设计与实现

Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法

目录

第1章Zynq-7000 SoC设计导论 
1.1全可编程片上系统基础知识 1.1.1全可编程片上系统的演进 1.1.2SoC与MCU和CPU的比较 1.1.3全可编程SoC诞生的背景 1.1.4可编程SoC系统技术特点 1.1.5全可编程片上系统中的处理器类型 1.2Zynq-7000 SoC功能和结构 1.2.1Zynq-7000 SoC产品分类及资源 1.2.2Xilinx Zynq-7000 SoC功能 1.2.3Zynq-7000 SoC处理系统PS的构成 1.2.4Zynq-7000 SoC可编程逻辑PL的构成 1.2.5Zynq-7000 SoC内的互联结构 1.2.6Zynq-7000 SoC的供电引脚 1.2.7Zynq-7000 SoC内MIO到EMIO的连接 1.2.8Zynq-7000 SoC内为PL分配的信号 1.3Zynq-7000 SoC在嵌入式系统中的优势 1.3.1使用PL实现软件算法 1.3.2降低功耗 1.3.3实时减负 1.3.4可重配置计算 1.4Zynq-7000 SoC的Vivado设计流程1.4.1Vivado的IP设计和系统级设计集成 1.4.2使用RTL或网表的设计流程 1.4.3IP子系统设计 1.4.4嵌入式处理器硬件设计 1.4.5使用模型和综合的DSP设计 1.4.6脱离上下文的设计流程 1.4.7I/O引脚规划和布局 1.4.8设计分析和验证 1.4.9器件编程和硬件验证 1.4.10部分可重配置 
第2章AMBA协议规范 
2.1AMBA规范概述 2.2AMBA APB规范 2.2.1AMBA APB写传输 2.2.2AMBA APB读传输 2.2.3AMBA APB错误响应 2.2.4操作状态 2.2.5AMBA3 APB信号 2.3AMBA AHB规范 2.3.1AMBA AHB结构 2.3.2AMBA AHB操作 2.3.3AMBA AHB传输类型 2.3.4AMBA AHB猝发操作 2.3.5AMBA AHB传输控制信号 2.3.6AMBA AHB地址译码 2.3.7AMBA AHB从设备传输响应 2.3.8AMBA AHB数据总线 2.3.9AMBA AHB传输仲裁 
2.3.10AMBA AHB分割传输 2.3.11AMBA AHB复位 2.3.12关于AHB数据总线的位宽 2.3.13AMBA AHB接口设备 2.4AMBA AXI4规范 2.4.1AMBA AXI4概述 2.4.2AMBA AXI4功能 2.4.3AMBA AXI4互联结构 2.4.4AXI4-Lite功能 2.4.5AXI4-Stream功能 
第3章Zynq-7000系统公共资源及特性

3.1时钟子系统 3.1.1时钟系统架构 3.1.2CPU时钟域 3.1.3时钟编程实例 3.1.4时钟系统内生成电路结构 3.2复位子系统 3.2.1复位系统结构和层次 3.2.2复位流程 3.2.3复位的结果

第4章Zynq调试和测试子系统

4.1JTAG和DAP子系统 4.1.1JTAG和DAP系统功能 4.1.2JTAG和DAP系统I/O信号 4.1.3编程模型 4.1.4ARM DAP控制器 4.1.5跟踪端口接口单元TPIU 4.1.6Xilinx TAP控制器 4.2CoreSight系统结构及功能 4.2.1CoreSight结构概述 4.2.2CoreSight系统功能 
第5章Cortex-A9处理器及指令集 
5.1应用处理单元概述 5.1.1基本功能 5.1.2系统级视图 5.2ARM处理器架构发展 5.3Cortex-A9**处理器结构 5.3.1处理器模式 5.3.2寄存器 5.3.3流水线 5.3.4分支预测 5.3.5指令和数据对齐 5.3.6跟踪和调试 5.4Cortex-A9处理器指令集 5.4.1指令集基础 5.4.2数据处理操作 5.4.3存储器指令 5.4.4分支 5.4.5饱和算术 5.4.6杂项指令 
第6章Cortex-A9片上存储器系统结构和功能 
6.1L1高速缓存 6.1.1高速缓存背景 6.1.2高速缓存的优势和问题 6.1.3存储器层次 6.1.4高速缓存结构 6.1.5缓存策略 6.1.6写和取缓冲区 6.1.7缓存性能和命中速度 6.1.8无效和清除缓存 6.1.9一致性和统一性点 6.1.10Zynq-7000中Cortex-A9 L1高速缓存的特性 6.2存储器顺序 6.2.1普通、设备和强顺序存储器模型 6.2.2存储器属性 6.2.3存储器屏障 6.3存储器管理单元 6.3.1MMU功能描述 6.3.2虚拟存储器 6.3.3转换 
6.3.4页表入口域的描述 6.3.5TLB构成 6.3.6存储器访问顺序 6.4侦听控制单元 6.4.1地址过滤 6.4.2SCU主设备端口 6.5L2高速缓存 6.5.1互斥 L2-L1高速缓存配置 6.5.2高速缓存替换策略 6.5.3高速缓存锁定 6.5.4使能/禁止 L2高速缓存控制器 6.5.5RAM访问延迟控制 6.5.6保存缓冲区操作 6.5.7在Cortex-A9和L2控制器之间的优化 6.5.8预取操作 6.5.9编程模型 6.6片上存储器 6.6.1片上存储器概述 6.6.2片上存储器功能 6.7系统地址分配 6.7.1地址映射 6.7.2系统总线主设备 6.7.3I/O外设 6.7.4SMC存储器 6.7.5SLCR寄存器 6.7.6杂项PS寄存器 6.7.7CPU私有总线寄存器 
第7章Zynq-7000 SoC的Vivado基本设计流程 
7.1创建新的工程 
7.2使用IP集成器创建处理器系统 
7.3生成顶层HDL并导出设计到SDK 
7.4创建应用测试程序 
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　　　　　　　　       省略

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