allegro si（三）

前言：si的教程市面上是很少的，layout是台湾工程师的强项，还有就是日本人，国人爱用AD。

si的教程中靠谱的还是张飞的收费课程，还有华为的资料。

Cadence SI 仿真实验步骤如下：

1.熟悉Allegro PCB SI中的设置向导

a)       利用Allegro PCB SI中的设置向导设置印制板叠层信息

b)       利用设置向导确认DC网络

c)       利用设置向导完成器件分类设置

2.在Allegro PCB SI中为器件分配模型

a)       自动分配器件模型

l         为分立器件自动创建模型

l         将IBIS模型转换为DML格式

将IBIS模型转换为DML格式的方法有2：

使用Model Integrity将IBIS模型转换为DML格式

l         创建理想连接器模型

l         分配器件模型

b)       手动分配器件模型

3.在Allegro PCB SI中抽取电路的拓扑结构

a)       拓扑结构抽取之前的设置

b)       抽取未布线网络的拓扑结构

4.用SigXplorer分析拓扑结构

a)       用SigXplorer仿真拓扑结构

b)       创建单线连接器模型，以更接近实际连接器模型

c)       用有损传输线模型代替理想传输线模型

d)       在SigXplorer中设置并执行仿真

l         设置仿真参数

l         指定仿真类型

l         执行仿真

l         创建仿真报告和波形

5.在SigXplorer中执行扫描仿真（即前仿真），并在SigXplorer中设置约束条件

a)       为扫描仿真设置器件参数

b)       为源同步扫描添加拓扑结构（源同步扫描的目的是确定走线的传输延时）

c)       定义一个源同步的拓扑结构

d)       创建用户测量

e)       为源端设置激励信号

f)       执行参数扫描仿真

g)       添加约束至ECSet

l         定义电气约束和物理约束

l         从拓扑结构中创建ECSet

6.使用约束管理器布局

a)       分配ECSet至PCB上的总线

l         导入ECSet至约束管理器

l         分配ECSet至PCB上的网络

b)       约束驱动布局

c)       DRC检查，并根据修改后的约束更新ECSet

7.创建DesignLink

a)       在2个PCB之间创建DesignLink这个系统级的模型

8.后布线仿真

a)       完成反射仿真：在高频信号出现

b)       完成串扰仿真：在成对的差分信号中出现

c)       完成同步开关噪声仿真：在出现信号变化时

9.后布线总线仿真

a)       后布线总线仿真

就是全局仿真了。这里就会输出一个文件，用来分析和改进。