verilog中defparam的用法 （verilog调用底层模块（只改变）参数的传递）

当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：

　　1)defparam 重定义参数

　　语法：defparam path_name = value ;

　　低层模块的参数可以通过层次路径名重新定义，如下例：

module top ( .....)
input....;
output....;
defparam U1 . Para1 = 10 ;
M1 U1 (..........);
endmodule
module M1(....);
parameter para1 = 5 ;
input...;
output...;
......
endmodule

　　在上例中，模块M1参数 para1 的缺省值为5，而模块top实例了M1后将参数的值改为10。

　　2) 实例化时传递参数

　　在这种方法中，实例化时把参数传递进去，如下例所示：

module top ( .....)
input....;
output....;
M1 ＃( 10 ) U1 (..........);
endmodule

　　在该例中，用#( 10 )修改了上例中的参数para1，当有多个参数时，用逗号隔开，如＃( 10 , 5 ,

　　3 )传递了3个参数值。

　　模块参数的方法使得模块的重用性更强，当需要在同一个设计中多次实例化同样的模块，只是参数值不同时，就可以采用模块参数的方式，而不必只因为参数不同产生了多个文件。

引用：

利用defparam定义参数声明语句!
defparam 例化模块名.参数名1 = 常数表达式,
例化模块名.参数名2 = 常数表达式, ……;
格式
defparam语句在编译时可重新定义参数值.
可综合性问题:一般情况下是不可综合的.
提示:不要使用defparam语句!在模块的实例引用时可用"#"号后跟参数的语法来重新定义参数.

[例]
module mod ( out, ina, inb);
…
parameter cycle = 8, real_constant = 2.039,
file = "/user1/jmdong/design/mem_file.dat";
…
endmodule
module test;
…
mod mk(out,ina,inb); // 对模块mod的实例引用
defparam mk.cycle = 6, mk.file = "../my_mem.dat"; // 参数的传递
…
endmodule

5 模块实例引用时参数的传递——方法之二:利用特殊符号"#"
[例]
module mod ( out, ina, inb);
…
parameter cycle = 8, real_constant = 2.039,
file = "/user1/jmdong/design/mem_file.dat";
…
endmodule
module test;
…
mod # (5, 3.20, "../my_mem.dat") mk(out,ina,inb); // 对模块mod的实例引用
…
endmodule
被引用模块
参数的传递
必须与被引用模块中的参数一一对应!
建议用此方法!
被引用模块名 # (参数1,参数2,…)例化模块名(端口列表);